vivi開發筆記（十三）：clock

文章說明：calmarrow（lqm）原創，參考thisway.diy的《S3C2410完全開發》

文章引自：http://piaoxiang.cublog.cn

 

    clock部分比較容易，現在按照datasheet的思路梳理一下。

 

一、對clock的基本認識

 

    第七部分是“clock & power management”，總結如下：

 

    1 s3c2410的clock & power management模塊包含三個部分：clock control、usb control、power control。現在的關注點是clock control。

 

    2、s3c2410有兩個pll（phase locked loop，鎖相環，在高頻中學過，可以實現倍頻，s3c2410的高頻就是由此電路產生的）。其中一個是MPLL，M即爲main，用來產生三種時鐘信號：Fclk（給CPU核供給時鐘信號，我們所說的s3c2410的cpu主頻爲200MHz，就是指的這個時鐘信號，相應的，1/Fclk即爲cpu時鐘週期）、Hclk（爲AHB bus peripherals供給時鐘信號，AHB爲advanced high-performance bus）、Pclk（爲APB bus peripherals供給時鐘信號，APB爲advanced peripherals bus）。在這裏，需要了解一下AMBA system architecture了。這個可以到官方網站www.arm.com下載相關資料。簡單的說，AMBA是一種協議，這種協議已經稱爲片上組織通信的事實上的標準（the de facto standard for on-chip fabric communication）。下面給出英文描述：

 

    The AMBA protocol is an open standard, on-chip bus specification that details a stategy for the interconnection and management of functional blocks that makes up a system-on-chip(SoC).It facilitates "right-first-time" development of embedded processors with one or more CPU/signal processors and multiple peripherals. The AMBA protocol enhances a resuable design methodology by defining a common backbone for SoC modules.

 

    需要知道的是，AMBA總線是ARM提出的一種解決方案，它並非唯一的規範，但是因爲ARM的廣泛使用，AMBA總線也就成爲了事實上的規範了。現在AMBA總線最新爲AMBA 3 specification版本，包括AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA 3 APB Interface、AMBA 3 ATB Interface。而s3c2410還只能支持AMBA 2 specification，這個版本包含AMBA 2 AHB Interface、AMBA 2 APB Interface。也就是在s3c2410的框圖中看到的兩種總線接口。需要注意的是，這兩種總線所連的外設是有區別的。AHB總線連接高速外設，低速外設則通過APB總線互連。顯然，對不同總線上的外設，應該使用不同的時鐘信號，AHB總線對應Hclk，APB總線對應Pclk。那麼事先就應該弄清楚，每條總線對應的外設有那些，這樣在設置好時鐘信號後，對應外設的初始化的值就要依此而確定了。

 

    AHB bus上的外設有LCD controller（CONT代表controller，控制器）、USB Host CONT、ExtMaster、Nand CONT和nand flash boot loader、bus CONT、interrupt CONT、power management、memory CONT（sram/nor/sdram等）。

 

    APB bus上的外設有UART、USB device、SDI/MMC、Watch Dog Timer、bus CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。

 

    3、主時鐘源來自外部晶振或者外部時鐘。復位後，MPLL雖然默認啓動，但是如果不向MPLLCON中寫入value，那麼外部晶振直接作爲系統時鐘。EDUKIT-III的外部晶振有兩個，一是用於系統時鐘，爲12MHz；一個用於RTC，爲32.768KHz。以前實驗沒有向MPLLCON寫入數值，所以系統時鐘都是12MHz。從這裏也可以發現一個問題，如果外部晶振開始沒有焊上，那麼系統是無法正常啓動的。因爲按照上述規則，復位後還沒有寫入MPLLCON，這時又沒有可以使用的時鐘源，所以不會啓動。也就是硬件完成後，這個12MHz的晶振是一定要焊上的，才能進行後續的硬件測試工作。

 

二、clock設置的步驟

 

    首先應該讀懂下一段：

 

Power-On Reset (XTIpll)
Figure 7-4 shows the clock behavior during the power-on reset sequence. The crystal oscillator begins oscillation within several milliseconds. When nRESET is released after the stabilization of OSC (XTIpll) clock, the PLL starts to operate according to the default PLL configuration. However, PLL is commonly known to be unstable after power-on reset, so Fin is fed directly to FCLK instead of the Mpll (PLL output) before the software newly configures the PLLCON. Even if the user does not want to change the default value of PLLCON register after reset, the user should write the same value into PLLCON register by software.


The PLL restarts the lockup sequence toward the new frequency only after the software configures the PLL with a new frequency. FCLK can be configured as PLL output (Mpll) immediately after lock time.

 

    這個主要是基於PLL的特點。簡單的描述就是，上電覆位後，幾個ms後晶振起振。當OSC時鐘信號穩定之後，nRESET電平拉高（這是硬件自動檢測過程）。這個時候，PLL開始按照默認的PLL配置開始工作，但是特殊性就在於PLL在上電覆位後開始是不穩定的，所以s3c2410設計爲把Fin在上電覆位後直接作爲Fclk，這是MPLL是不起作用的。如果要想是MPLL起作用，那麼方法就是寫入MPLLCON寄存器值，然後等待LOCKTIME時間後，新的Fclk開始工作。下面把這些步驟分來來描述，軟件步驟部分結合程序進行。

 

    1、上電幾個ms後，晶振輸出穩定。Fclk=晶振頻率。nRESET恢復高電平後，cpu開始執行指令，這完全是硬件動作，不需要軟件設置。

 

    2、第一步軟件工作： 設置P M S divider control，也就是設置MPLLCON寄存器。

 

    關於PMS，可以看Figure 7-2.寄存器MPLLCON的設置呢，其實有一定的規則，並非你想要的每個Fclk頻率都可以得到。官方推薦了一個表PLL VALUE SELECTION TABLE，要按照這個進行。否則的話，就需要自己按照公式推算，但是mizi公司並不保證你的設置是合適的。所以，如果想要工作在200MHz，還是按照vivi的推薦值即可。

 

@ step1: set P M S divider control
        mov r1, #CLK_CTL_BASE
        ldr r2, =vMPLLCON_200
        str r2, [r1, #oMPLLCON]

 

    其中，MDIV=0x5c，PDIV=0x04，SDIV=0x00.公式Mpll（Fclk）=（m×Fin）/（p×(2^s)）【m=MDIV+8, p=PDIV+2,s=SDIV】

 

    3、第二步軟件工作： 設置CLKDIVN。

 

    這一步是設置分頻係數，即Fclk爲cpu主頻，Hclk由Fclk分頻得到，Pclk由Hclk分頻得到。假設Hclk是Fclk的二分頻，Pclk是Hclk的二分頻，那麼分頻係數比就是Fclk：Hclk：Pclk=1：2：4.那麼Hclk爲100MHz，總線時鐘週期爲10ns。Pclk爲50MHz。

 

@ step2: change clock divider
        mov r1, #CLK_CTL_BASE
        mov r2, #vCLKDIVN
        str r2, [r1, #oCLKDIVN]

 

    4、第三步軟件工作： CLKDIVN的補充設置

  

If HDIVN = 1, the CPU bus mode has to be changed from the fast bus mode to the asynchronous bus mode using following instructions.
MMU_SetAsyncBusMode
        mrc p15,0,r0,c1,c0,0
        orr r0,r0,#R1_nF:OR:R1_iA
        mcr p15,0,r0,c1,c0,0
If HDIVN=1 and the CPU bus mode is the fast bus mode, the CPU will operate by the HCLK. This feature can be used to change the CPU frequency as a half without affecting the HCLK and PCLK.

 

    看了上段話，只需要翻譯出來就可以了。

 

@ FCLK:HCLK=1:2
.macro MMU_SetAsyncBusMode
        mrc p15, 0, r0, c1, c0, 0
        orr r0, r0, #(R1_iA | R1_nF)
        mcr p15, 0, r0, c1, c0, 0
.endm
        @ step3: set asynchronous bus mode
        MMU_SetAsyncBusMode

 

    5、第四步軟件工作：等待locktime時間，讓新的Fclk生效

 

@ step4: stay locktime
        mov r1, #CLK_CTL_BASE
        ldr r2, =vLOCKTIME
        str r2, [r1, #oLOCKTIME]

 

    6、對外設的影響

 

    在這個實驗中，主要是有兩個需要改變，一個外設是UART，一個外設是SDRAM。

 

    （1）UART，它是接在APB總線上，所以對應的時鐘信號爲Pclk，現在爲50MHz。如果想要設置波特率爲115200bps，那麼根據公式UBRDIV0=(int)(PCLK/(bps*16))-1計算，應該爲26。如果放到程序中，那麼應該注意形式。具體如下：

 

UBRDIV0 = ((int)(PCLK/16./UART_BAUD_RATE) -1);

 

    （2）SDRAM，主要的影響因素爲刷新頻率。前面在SDRAM中沒有具體分析，現在可以詳細說明。使用了兩片HY57V561620CT-H，查看手冊其刷新頻率爲8192 refresh cycles/64ms，所以刷新週期64ms/8192＝7.8125us。看寄存器REFRESH的各個位的設置情況：

 

    ·REFEN[23]：開啓自動模式，設爲1

    ·TREFMD[22]：設爲Auto refresh模式，設爲0

    ·Trp[21:20]：看看RAS precharge Time，查看SDRAM手冊，發現-H系列此參數至少爲20ns，現在Hclk對應的時鐘週期爲10ns，所以至少應該爲2個clock。可以設爲00

    ·Tsrc： Semi Row Cycle Time，也就是RAS Cycle Time，至少65ms，所以至少得6.5clock，按照可選值，應該設置爲11

    ·Refresh[10:0]：

    公式refresh period = (2^11 - refresh_count +1)/Hclk，由此推導出refresh_count=2^11+1-refresh period*Hclk。帶入數值，計算得出1268＝0x04f4，這個數值要用四捨五入，減少誤差。

    ·其餘的保留值，均設置爲0

 

    由此得出該寄存器的值應該爲0x008c04f4。