- 打開ModelSim,新建工程->新建Verilog文件demo.v
輸入文件內容
module demo();
reg[3:0] a,b;
initial
begin
$display("Hello, World");
a = 2;
b = 5;
$display("answer = %b", (a+b));
end
endmodule
2.依次點擊 編譯和仿真
3. 選擇work->demo
4. 在transcript裏輸入run
查看$display結果