在數字電路中，除了需要具有邏輯運算和算數運算功能的組合邏輯電路外，還需要具有存儲功能的電路。組合電路與存儲電路結合構成時序邏輯電路，這就是平時所說的時序電路，本文着重討論兩種邏輯單元電路：鎖存器和觸發器，詳細介紹各自的工作原理與電路結構，以及實現的功能。
基本雙穩態電路
將兩個非門接成交叉耦合形式，則構成最基本的雙穩壓電路。
如圖所示的電路關係可知，若Q=0，經非門G2反相，則Q￢=1。Q￢反饋到G1輸入端，又保證了Q=0，由於兩個非門首尾相接的邏輯鎖定，因而電路能夠自行保持在Q=0，Q￢=1的穩定狀態。反之，兩個信號對調，也會形成第二種穩定狀態。在兩種穩定狀態中，輸出的兩個信號都是互補的。
可以定義Q=0爲整個電路的0狀態，Q=1則是一狀態，信號進入其中任何一種邏輯狀態都能夠長期保存下去，並可以通過Q端電平檢測出來。所以，基本雙穩態電路具有儲存一位二進制數據的功能。
SR鎖存器
SR鎖存器是各種觸發器最基本的構成部件，是一種最簡單的觸發器，而鎖存器與觸發器的區別在於，鎖存器不需要觸發信號，輸入信號直接完成0或1操作，觸發器則需要一個觸發信號，我們稱爲時鐘信號，只有輸入信號有效時，才按輸入信號完成0或1操作。
時鐘概念，稍微解釋下。時鐘就是一個高低電平振盪器，叫晶振，時鐘週期也稱爲振盪週期，定義爲時鐘頻率的倒數。時鐘週期是計算機中最基本、最小的時間單位。在一個時鐘週期內，CPU僅完成一個最基本的動作。時鐘週期是一個時間的量。更小的時鐘週期就意味着更高的工作頻率，時鐘信號就是時鐘電平高低震盪產生的信號，也就是高低電平的變化。
上面是電路結構圖，是一個由或非門組成的邏輯電路，Q和Q′爲互補輸出端，正常工作時，輸出狀態相反。通常用Q的狀態表示觸發器的狀態，即: Q = 0，Q′ = 1時，稱爲觸發器的“0”態。Q = 1，Q′ = 0時，稱爲觸發器的“1”態。由此可見，Q和Q’爲互補輸出端。
當RD=0，SD=1時，Q=1，Q’=0，鎖存器爲1態，RD＝1，SD＝0時，Q=0，Q‘=1，鎖存器爲0態，若Q=0,Q=0,Q’=1,鎖存器爲0態，若Q=1,Q=1，Q’=0，鎖存器爲1態，鎖存器的狀態保持不變，但是當Q,Q’同時等於0的時候，爲禁止態，上面說過，Q與Q’爲互補輸出，如果同時等於0，違背這一原則，不允許輸入RD = SD = 1的信號，這就是SR鎖存器的約束條件。當RD和SD同時去掉高電平加低電平時，輸出狀態不穩定。
由下面真值表可以看出：
上面是邏輯符號，輸入信號直接加在輸出門上，在輸入信號全部作用時間內，都能直接改變輸出端的狀態（即只要有輸入信號，就能作用於電路)。故又稱該電路爲直接復位、置位鎖存器。
在數字系統中，爲協調各部分的動作，常常要求某些觸發器在同一時刻動作（即改變狀態，也稱爲翻轉），這就要求有一個同步信號來控制，這個控制信號叫做時鐘信號（Clock），簡稱時鐘，用CLK表示。Clock 是一串週期和脈寬一定的矩形脈衝。具有時鐘脈衝控制的觸發器統稱爲時鐘觸發器，又稱鍾控觸發器。電平觸發器（也稱同步觸發器）是其中最簡單的一種。
繼續來看電路的動態變化，如果電路的狀態爲1態，也就是Q=1，Q‘=0，在RD端出現邏輯1電平的瞬間，將使Q端輸出的電壓下降並作用與G2的輸入端，隨機引發Q’端電壓上升。一旦Q和Q‘端均跨越邏輯閾值電平，便迅速的轉換爲Q=1，Q’=1.電路狀態由1反轉爲0。反之，如果此前的電路狀態爲0，也就是Q=0，Q‘=1，則RD=1的出現不改變其狀態。
基本SR鎖存器的的動態特徵
之前僅僅討論了電路之間的邏輯關係，接下來看下電路輸出信號的延遲，也就是動態特性，連個或非門工作的時候，都會無法避免的存在一些工作延遲，當輸入高低電平的時候，輸出限號需要經過一定延時纔會產生變化，這種延時是一種潛在的隱患，有可能會對後續電路產生一定影響，可能會造成錯誤的邏輯輸出，有可能導致工作不穩定，爲此，需要保證鎖存器的可靠轉換，這就對輸入的信號有了時間要求。
在這裏補充一個新的概念：定時圖，定時圖是表達時序電路動態特性的工具之一，主要功能就是表示電路工作過程中，輸出對輸入信號相應的延遲時間，以及對輸入信號的時間要求。
傳輸延長時間tpLH和tpHL
如上圖所示，當置1信號S上升時，姿勢爲高電平，需要一定的傳輸時間tpLH之後，Q端才轉換爲高電平。同樣，置0信號R作用於電路，Q端電平也經一定的傳輸延遲時間tpHL 才變化爲零。這裏把tpLH和tpHl定義爲基本SR鎖存器的傳輸延遲時間，但是對於具體電路，由於信號傳輸路徑不同，這兩個值在一般情況下是不相等的。
脈衝寬度tw
基本SR鎖存器工作的時候，必須保證輸入兩端的高電平脈衝不小於某一最小值tw。如圖中的tw1和tw2均滿足上述要求，因此電路可以可靠的實現基本運行。如果在S端或者R端的脈衝寬度過窄，如上圖顯示的tw3脈衝，在Q端電壓還沒越過邏輯閾值電平時，S端的高電平就要被撤銷，電路就可能回到原來的狀態，或者使Q的最終狀態不確定。所以，基本SR鎖存器必須滿足脈衝寬度不小於一個最低值tw，這樣才能保證S或R脈衝有確定的作用狀態。
基本SR鎖存器主要應用於數字系統中某些特定標誌的設置。比如，當某種預設邏輯，條件具備的時候，電路可以通過輸入端S將基本SR鎖存器置1，標誌着時間的發生，而當遇到相反的邏輯條件時，，則可以通過輸入端R端將其置0，標誌着沒有發生，就像是開關燈一樣。
接下來看一下門控SR鎖存器。
我們之前所說的基本SR鎖存器是由輸入信號S，R輸入信號，但是門控SR鎖存器不同，這是在基本SR鎖存器的基礎上加上了一道“門”，CLK用使能信號控制鎖存器在某一指定時刻，根據輸入端，輸出的信號確定輸出狀態，可以實現多個鎖存器同步的數據鎖存。
相比於SR鎖存器，只多了兩個門和一條CLK，CLK = 0 時，G3、G4被封鎖，輸入信號 R、S不起作用。SR鎖存器的輸入均爲1，觸發器狀態保持不變。
只有在CLK＝1時，S、R才能起作用。
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