利用Quartus設計4位同步二進制加法計數器

一、設計原理

      4位同步二進制加法計數器的工作原理是指當時鍾信號clk的上升沿到來時，且復位信號clr低電平有效時，就把計數器的狀態清0。

      在clr復位信號無效（即此時高電平有效）的前提下，當clk的上升沿到來時，如果計數器原態是15，計數器回到0態，否則計數器的狀態將加1

 二、VHDL源程序

library ieee;
use ieee.std_logic_1164.all;
entity cnt4e is
   port(clk,clr:in std_logic;

         cout:out std_logic;
		 q:buffer integer range 0 to 15);
	end cnt4e;
architecture one of cnt4e is
begin
	process(clk,clr)
	begin
		if clk'event and clk='1'then
			if clr='1'then
				if q=15 then q<=0;
					cout<='0';
				elsif q=14 then q<=q+1;
					cout<='1';
					else q<=q+1;
					end if;
			else q<=0;
				cout<='0';
			end if;
		end if;
	end process;
end one;

三、仿真波形圖

 

VerilogHDL和一個的編程語言其實也差不多，關鍵在於首先要了解所搭的電路。不僅僅是純語言思想，同時動手實踐也相當重要。