Synopsys的產品線覆蓋了整個IC設計流程，使客戶從設計規範到芯片生產都能用到完備的最高水平設計工具。公司主要開發和支持基於兩個主要平臺的產品， Galaxy設計平臺和Discovery驗證平臺。這些平臺爲客戶實現先進的集成電路設計和驗證提供了整套綜合性的工具。
Synopsys解決方案包括：
· System Creation(系統生成)· System Verification and Analysis(系統驗證與分析)
· Design Planning(設計規劃)
· Physical Synthesis(物理綜合)
· Design for Manufacturing(可製造設計)
· Design for Verification(可驗證設計)
· Test Automation(自動化測試)
· Deep Submicron, Signal and Layout Integrity(深亞微米技術、信號與規劃完整性技術)
· Intellectual Property and Design Reuse Technology(IP 核與設計重用技術)
· Standard and Custom Block Design(標準和定製模塊設計)
· Chip Assembly(芯片集成)
· Final Verification(最終驗證)
· Fabrication and Packaging(製造與封裝設計工具)
· Technology CAD(TCAD)(工藝計算機輔助設計技術)
主要包括以下工具：
1.VCS( verilog compiled simulator )
VCS是編譯型Verilog模擬器，它完全支持OVI標準的Verilog HDL語言、PLI和SDF。 VCS具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。VCS結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用於從行爲級、RTL到Sign-Off等各個階段。VCS已經將CoverMeter中所有的覆蓋率測試功能集成，並提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言仿真。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和後處理分析。VCS 2009.12 Linux 驗證庫建立在經實踐驗證的DesignWare驗證IP的基準上，並添加了對Synopsys的參考驗證方法學（RVM）和本徵測試平臺的支持，能夠實現覆蓋率驅動的測試平臺方法學，而且其運行時間性能提高了5倍。 VCS 2009.12 Linux 驗證庫是業界範圍最廣的基於標準的驗證IP產品組合，可以方便地集成到Verilog、SystmVerilog、VHDL和Openvera的測試平臺中，用於生成總線通信以及協議違反檢查。監測器提供了綜合全面的報告，顯示了對總線通信協議的功能覆蓋率。VCS驗證庫的驗證IP也包含在DesignWare庫中，或作爲獨立的套件購買。主要優勢：● 業界範圍最廣的IP產品組合；
● 採用VCS & Pioneer NTB時，仿真性能有顯著的提高；
● 可充分進行配置，達成對測試的更好控制和更快的開發測試易於使用的界面，並且提供測試平臺示例，加快學習速度，並加速測試平臺的開發過。
2.DC( Design Compiler )
Design Compiler爲Synopsys公司邏輯合成工具。DC得到全球60多個半導體廠商、380多個工藝庫的支持。據最新Dataquest的統計，Synopsys的邏輯綜合工具佔據91%的市場份額。DC是十多年來工業界標準的邏輯綜合工具，也是Synopsys最核心的產品。它使IC設計者在最短的時間內最佳的利用硅片完成設計。它根據設計描述和約束條件並針對特定的工藝庫自動綜合出一個優化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網表等，併產生多種性能報告，在縮短設計時間的同時提高設計性能。Synopsys發佈的最新版Design Compiler綜合解決方案--Design Compiler。新版本擴展了拓撲技術，以加速採用先進低功耗和測試技術的設計收斂，幫助設計人員提高生產效率和IC性能。拓撲技術可幫助設計人員正確評估芯片在綜合過程中的功耗，在設計早期解決所有功耗問題。此外，還支持Design Compiler中新的測試壓縮技術，在實現高質量測試的同時，減少測試時間和測試數據量超過100倍，並減少後續物理實現階段由於測試電路帶來的可能的佈線擁塞。 新的Design Compiler採用了多項創新綜合技術，如自適應retiming和功耗驅動門控時鐘，性能較以前版本平均提高8%，面積減少4%，功耗降低5%。此外，Synopsys Formality等效檢測解決方案得到了增強，能夠獨立、徹底地驗證這些技術，因此設計者無需捨去驗證就可以實現更高的性能。
美國加利福尼亞州山景城，2010年4月6日--全球領先的半導體設計、驗證和製造的軟件及知識產權(IP)供應商新思科技有限公司(Nasdaq:SNPS)日前宣佈：該公司在其Galaxy™設計實現平臺中推出了最新的創新RTL綜合工具Design Compiler® 2010，它將綜合和物理層實現流程增速了兩倍。爲了滿足日益複雜的設計中極具挑戰性的進度要求，工程師們需要一種RTL綜合解決方案，使他們儘量減少重複工作並加速物理實現進程。爲了應對這些挑戰，Design Compiler 2010對拓撲技術進行擴展，爲Synopsys旗艦佈局佈線解決方案IC Compiler提供“物理層指引”;將時序和麪積的一致性提升至5%的同時，還將IC Complier的佈線速度提升了1.5倍。Design Compiler 2010的這一項新功能使RTL工程師們能夠在綜合環境中進行佈局檢測，從而可以更快地達到最佳佈局效果。此外，Design Complier採用可調至多核處理器的全新可擴展基礎架構，在四核平臺上可產生兩倍提升綜合運行時間。
synopsys Design Compiler
3.ICC( IC Compiler )
IC Compiler是Synopsys新一代佈局佈線系統（Astro是前一代佈局佈線系統），通過將物理綜合擴展到整個佈局和佈線過程以及籤核驅動的設計收斂，來保證卓越的質量並縮短設計時間。上一代解決方案由於佈局、時鐘樹和佈線獨立運行，有其侷限性。IC Compiler的擴展物理綜合(XPS)技術突破了這一侷限，將物理綜合擴展到了整個佈局和佈線過程。IC Compiler採用基於TCL的統一架構，實現了創新並利用了Synopsys的若干最爲優秀的核心技術。作爲一套完整的佈局佈線設計系統，它包括了實現下一代設計所必需的一切功能，如物理綜合、佈局、佈線、時序、信號完整性(SI)優化、低功耗、可測性設計(DFT)和良率優化。Synopsys發佈的新一代佈局佈線解決方案--IC Complier。新版ICC運行時間更快、容量更大、多角/多模優化(MCMM)更加智能、而且具有改進的可預測性，可顯著提高設計人員的生產效率。同時，新版本還推出了支持45nm、32nm技術的物理設計。IC Compiler正成爲越來越多市場領先的IC設計公司在各種應用和廣泛硅技術中的理想選擇。新版的重大技術創新將爲加速其廣泛應用起到重要作用。IC Compiler引入了用於快速運行模式的新技術，在保證原有質量的情況下使運行時間縮短了35%。新技術將16Gb平臺的容量增加到接近1,000萬門，有助於用戶實現更大的模塊劃分。新版增加了集成的、層次化的設計規劃的早期介入，有助於用戶高效處理一億門級的設計。提高生產能效的另一個關鍵在於物理可行性流程，它能夠使用戶迅速生成和分析多次試驗佈局，以確定具體實現的最佳起始值。
synopsys IC Compiler
4.PT( PrimeTime )
PrimeTime是針對複雜、百萬門芯片進行全芯片、門級靜態時序分析的工具。PrimeTime可以集成於邏輯綜合和物理綜合的流程，讓設計者分析並解決複雜的時序問題，並提高時序收斂的速度。PrimeTime是衆多半導體廠商認可的、業界標準的靜態時序分析工具。Galaxy™ 設計平臺中的時序驗證核心工具--PrimeTime®的最新版本憑藉其靜態時序分析能力和對數百萬門設計進行認可的能力，成爲新的時序工具標準。從用戶使用情況顯示，最新發布的PrimeTime的運行速度比之前版本平均提高了2到7倍，從而提升了設計者的設計能力，並實現快速的時序認可。PrimeTime強大的性能得益於在生成報告和基於標準延遲文件（SDF）的時序分析方面的算法的改進。PrimeTime提供全芯片級的靜態時序分析，同時整合了延遲計算和先進的建模功能，以實現有效而又精確的時序認可。PrimeTime
SI是全芯片門級信號完整性分析工具。PrimeTime SI建立在成功流片驗證過的PrimeTime平臺之上的，提供精確的串擾延遲分析，IR drop(電壓降落)分析和靜態時序分析。PrimeTime SI業界領先的超快運行時間和處理容量讓數百萬門的複雜設計一次流片成功，讓設計者取得極快的進入市場時間。
synopsys PrimeTime
PrimePower是一種針對複雜百萬門級設計的動態全芯片功耗驗證工具，具有門級功耗分析的能力。PrimePower能準確而有效地驗證ASIC/SOC設計中平均和峯值功耗。PrimePower全面的功耗驗證幫助工程師選擇正確的封裝方案，決定散熱要求，確證設計正確。精確的算法爲門級性能的估算提供了有如SPICE般的精度（誤差在5%-10%）；基於事件的峯值功耗驗證提供了分辨率達100ps的分析能力；對千萬門級的電路的門級分析的能力； 無縫的結合到工業界標準的流程中，功能強大，使用方便。
PrimeRail是一項全芯片的靜態和動態電壓降和電遷移（EM）分析解決方案。它拓展了Synopsys®的業界領先的 Galaxy設計平臺中用於電源網絡分析驗證（sign-off）的解決方案。有了PrimeRail，Galaxy設計平臺就能夠提供對時序、信號完整性和電源網絡電壓降的全面解決方案。以業界標準Star-RCXT®、HSPICE®、NanoSim®和PrimeTime®技術爲基礎，PrimeRail提供了業界第一個門電路和晶體管級靜態和動態電壓降和電遷移分析解決方案，展現了無可匹敵的性能和容量勢。PrimeRail®集成在Galaxy設計平臺中，讓設計人員能夠做到快速的設計和驗證全面結合，併成爲一條可以掌控進度的最終收斂的路徑。
PrimeTime PX作爲 PrimeTime解決方案的功耗分析拓展產品，能夠在操作方便的單一環境內實現全芯片範圍的時序、信號完整性和功耗分析。以業界事實上標準的時序分析器爲基礎，在與時序分析和信號完整性分析共享的環境下，PrimeTime PX提供了極爲精確的動態和靜態功耗分析能力，加快了開發週期（TTR）並提高了生產率，其性能超越了那些相互分離的獨立時序和功耗分析工具。在時序、信號完整性和功耗分析結合到了一個統一的工具和環境中後，我們就不必重複執行一些完全一致的操作。例如，無需再重複執行時序和時鐘偏移計算。而且網表、寄生參數和約束條件文件的讀取也不必重複，還避免了重複的工具設置操作步驟。這樣的成果體現在，PrimeTime PX工具的開發速度與相互分離的獨立解決方案相比，前者可高出後者2倍。而且，作爲PrimeTime環境的組成部分，功耗分析採用了相同的PrimeTime命令、報告、屬性和多種調試功能。
5.Hercules(Hercules Physical Verification )
HerculesTM可以進行層次化的物理層驗證，以確保版圖與芯片的一致性。作爲 Synopsys的實現平臺上的基本產品，Hercules是一個golden sign-off工具，可以加速設計的實現。（作爲 Milkyway數據庫中的一部分）良好的與Milkyway數據庫兼容，Hercules與其他基於Milkyway的產品（兼容）在實現過程中可以預防，及時發現和修正（在實現時）物理驗證（中的）問題，爲最後的 tap_out階段節省寶貴的時間。經過了數以萬計的ASIC，DRAM，微處理器和存儲器設計的證明，Hercules自動層次化管理和優化平面設計的先進完善的算法使它能驗證用最複雜工藝製作的大型設計。Hercules致力於滿足設計調試和快速週轉的要求。Hercules能進行並行的分佈式處理和多線程的處理以取得更短得運行時間和更好的存儲器利用率，這樣可以最大限度得利用計算機資源。設計團隊可以用Hercules Explorer，VUE，兩種圖形化的界面，來對Her¬cules發現的問題進行定位和修復。Hercules也可以處理可靠性和生產製造中的一些問題象金屬打孔，層次化的數據創建。
synopsys Hercules
6.Star-RCXT(parasitic extraction tool )
Star-RCXT是電子設計自動化（EDA）領域內寄生參數提取解決方案的黃金標準。該款工具爲ASIC、片上系統（SoC）、數字定製、內存和模擬電路的設計提供了一個統一的解決方案。Star-RCXT用來對全新片設計、關鍵網以及塊級設計進行非常準確和有效的三維寄生參數提取，Star-RCXT還可以提供內建的電容電阻數據壓縮，延時計算以及噪聲分析。Star-RCXT 提供層次化處理模式以及分佈式處理模式以達到最高處理量。Star-RCXT緊密結合於 Synopsys 的 SinglePass 流程。
synopsys Star-RCXT
7.LEDA( LEDA Checker and LEDA Specifier)
Synopsys 的LEDA是一種可編程代碼設計規則檢查器，它提供全芯片級混合語言（Verilog和 VHDL）處理能力,從而加快了複雜的SOC設計的開發。LEDA預裝的檢查規則大大地增強了設計人員檢查 HDL代碼的能力，包括可綜合性，可仿真性、可測試性和可重用性。利用所提供的設計規則，能進一步的提高Synopsys工具，例如VCS、Design Compiler以及Formality的性能。LEDA的規則集有助於設計人員共享他們的設計經驗，對硬件設計預檢查，且將設計風險降到最低。 使用LEDA，可以對硬件設計的仿真和綜合進行預檢查，消除設計流程中的瓶頸，其中Verilog代碼設計規則可確保按內部或外部工具要求優化代碼。LEDA提供的設計規則可提高 Synopsys工具的性能。支持Verilog/VHDL混合語言的設計。
synopsys LEDA
8.Formality(RTL to gate-level equivalence checking of cell-based designs )
Formality是一種等效性檢測工具，採用形式驗證的技術來判斷一個設計的兩個版本在功能上是否等效。等效性檢測是一種靜態分析方法，無需測試向量即可快速而全面的完成驗證。 Formality具有一個流程化的圖形界面和先進的調試功能，令設計者可以很快地檢測出設計中地錯誤並將之隔離，這一功能可以大大縮短得到驗證結果所需的時間。Formality業界領先的功能和性能使之成爲設計團隊的首選產品。Formality比較設計寄存器傳輸級對門級或門級對門級來保證它沒有偏離原始的設計意圖。在一個典型的流程中，用戶使用形式驗證比較寄存器傳輸級源碼與綜合後門級網表的功能等效性。這個驗證用於整個設計週期，在掃描鏈插入、時鐘樹綜合、優化、人工網表編輯等等之後，以便在流程的每一階段都能在門級維持完整的功能等效。這樣在整個設計週期中就不再需要耗時的門級仿真。將Formality和PrimeTime這兩種靜態驗證方法結合起來，一個工程師可以在一天內運行多次驗證，而不是一天或一週只完成一次動態仿真驗證。
synopsys Fomality
9.TetraMAX ATPG(Provides manufacturing test patterns for scan designs )
TetraMAX® ATPG自動生成高質量的生產測試向量，業界領先的性能，支持大容量的設計且易於使用。TetraMAX爲 DFT(Design for Test)工程師提供了一系列強大的功能，包括完全的芯片測試規則檢查，測試向量生成，分析，故障仿真，失效診斷。這些功能都被整合到一個強大的圖形用戶界面中，當然也提供命令行方式，同時還有完善的在線幫助。TetraMAX可支持多種設計風格和測試方法，包括多時鐘電路，門控時鐘電路，內部三態總線，內嵌存儲器，無掃描邏輯和其他複雜的設計風格。TetraMAX結合了高性能和完善的測試能力以及無法比擬的易用性使得DFT工程師在面對那些大型的富有挑戰性的設計時也能迅速創建高效緊湊的測試方案。
synopsys TetraMAX
