PCIe 掃盲
轉自：http://zh.wikipedia.org/wiki/PCI-E
PCI Express，簡稱PCI-E，是電腦總線PCI的一種，它沿用了現有的PCI編程概念及通訊標準，但建基於更快的串行通信系統。英特爾是該接口的主要支援者。PCIe僅應用於內部互連。由於PCIe是基於現有的PCI系統，只需修改物理層而無須修改軟件就可將現有PCI系統轉換爲PCIe。PCIe擁有更快的速率，以取代幾乎全部現有的內部總線（包括AGP和PCI）。英特爾希望將來能用一個PCIe控制器和所有外部設備交流，取代現有的南橋／北橋方案。
除了這些，PCIe設備能夠支援熱拔插以及熱交換特性，支援的三種電壓分別爲+3.3V、3.3Vaux以及+12V。考慮到現在顯卡功耗的日益增加，PCIe而後在規範中改善了直接從插槽中取電的功率限制，16x的最大提供功率達到了75W[1]，比AGP 8X接口有了很大的提升。基本可以滿足當時(2004年)中高階顯卡的需求。這一點可以從AGP、PCIe兩個不同版本的6600GT顯卡上就能明顯地看到，後者並不需要外接電源。PCIe只是南橋的擴展總線，它與操作系統無關，所以也保證了它與原有PCI的兼容性，也就是說在很長一段時間內在主板上PCIe接口將和PCI接口共存，這也給用戶的升級帶來了方便。由此可見，PCIe最大的意義在於它的通用性，不僅可以讓它用於南橋和其他設備的連接，也可以延伸到芯片組間的連接，甚至也可以用於連接圖形芯片，這樣，整個I/O系統重新統一起來，將更進一步簡化計算機系統，增加計算機的可移植性和模塊化。
歷史
在2001年的春季英特爾開發者論壇（IDF）上Intel公佈了取代PCI總線的第三代I/O技術，被稱爲“3GIO”。該總線的規範由Intel支持的AWG（Arapahoe Work Group）負責制定。2002年4月17日，AWG正式宣佈3GIO 1.0規範草稿制定完畢，移交PCI特殊興趣組織（PCI-SIG）進行審覈，2002年7月23日經過審覈後正式公佈，改名爲“PCI Express”，並根據開發藍圖2006年正式推出Spec2.0（2.0規範）。
| 版本 | 資料傳輸帶寬 | 單向單通道帶寬 | 雙向16通道帶寬 | 原始傳輸率 | 供電 | 發表日期 |
|---|---|---|---|---|---|---|
| 1.0 | 2Gb/s | 250MB/s | 8GB/s | 2.5GT/s | 2002年7月22日 | |
| 1.0a | 2Gb/s | 250MB/s | 8GB/s | 2.5GT/s | 2003年4月15日 | |
| 1.1 | 2Gb/s | 250MB/s | 8GB/s | 2.5GT/s | 77W | 2005年3月28日 |
| 2.0 | 4Gb/s | 500MB/s | 16GB/s | 5.0GT/s | 225W | 2006年12月20日 |
| 2.1 | 4Gb/s | 500MB/s | 16GB/s | 5.0GT/s | 2009年3月4日 | |
| 3.0 | 8Gb/s | 1GB/s | 32GB/s | 8.0GT/s | 2010年11月10日 | |
| 4.0 | 16.0GT/s | 2014年-2015年 |
以2.0爲例:5GT/s => 每秒5Gbit的數據總傳輸率 但編碼方式爲 8/10 (每10個bit只有8個實際有效資料) 即爲 4Gb/s (3.0 編碼方式爲 128/130)。
PCI Express與其他傳輸規格比較
PCIe的規範主要是爲了提升電腦內部所有總線的速度，因此帶寬有多種不同規格標準，其中PCIe x16是專爲顯卡所設計的部分。AGP的資料傳輸效率最高爲2.1GB／s，不過對上PCIe x16的8GB／s，很明顯的就分出勝負，但8GB／s只有指資料傳輸的理想值，並不是使用PCIe接口的顯卡，就能夠有突飛猛進的效能表現，實際的測試數據上並不會有這麼大的差異存在。 [4][5]
| 傳輸通道數 | 腳Pin總數 | 主接口區Pin數 | 總 長 度 | 主接口區 長度 |
|---|---|---|---|---|
| x1 | 36 | 14 | 25 mm | 7.65 mm |
| x4 | 64 | 42 | 39 mm | 21.65 mm |
| x8 | 98 | 76 | 56 mm | 38.65 mm |
| x16 | 164 | 142 | 89 mm | 71.65 mm |
| 規格 | 總線寬度 | 工作時脈 | 資料速率 |
|---|---|---|---|
| PCI 2.3 | 32 位元 | 33/66 MHz | 133/266 MB/s |
| PCI-X 1.0 | 64 位元 | 66/100/133 MHz | 533/800/1066 MB/s |
| PCI-X 2.0（DDR） | 64 位元 | 133 MHz | 2.1 GB/s |
| PCI-X 2.0（QDR） | 64 位元 | 133 MHz | 4.2 GB/s |
| AGP 2X | 32 位元 | 66 MHz | *2=532 MB/s |
| AGP 4X | 32 位元 | 66 MHz | *4=1.0 GB/s |
| AGP 8X | 32 位元 | 66 MHz | *8=2.1 GB/s |
| PCI-E 1.0 X1 | 1 位元 | 2.5 GHz | 500 MB/s（雙工，文稿數據） |
| PCI-E 1.0 X2 | 2 位元 | 2.5 GHz | 1 GB/s（雙工） |
| PCI-E 1.0 X4 | 4 位元 | 2.5 GHz | 2 GB/s（雙工） |
| PCI-E 1.0 X8 | 8 位元 | 2.5 GHz | 4 GB/s（雙工） |
| PCI-E 1.0 X16 | 16 位元 | 2.5 GHz | 8 GB/s（雙工） |
計算公式：PCI-E串行總線帶寬(MB/s) = 串行總線時鐘頻率(MHz) * 串行總線位寬(bit/8 = B) * 串行總線管線 * 編碼方式 * 每時鐘傳輸幾組數據(cycle) 例：雙工PCI-E 1.0 X1 帶寬=2500*1/8*1*8/10*1*2=500 MB/s
PCI Express 1.0 總線頻率 2500 MHz，這是在 100 MHz 的基準頻率通過鎖相環振盪器(Phase Lock Loop，PLL)達到的。PCI-E 2.0 總線頻率從2.5GHz提高到5GHz，3.0則提高到8GHz，編碼方式變成128/130。
PCI Express的硬件協議
PCIe的連接是建立在一個雙向的序列的（1-bit）點對點連接基礎之上，這稱之爲“傳輸通道”。與PCI 連接形成鮮明對比的是PCI是基於總線控制，所有設備共同分享的單向32位並行總線。PCIe是一個多層協議，由一個對話層，一個數據交換層和一個物理層構成。物理層又可進一步分爲邏輯子層和電氣子層。邏輯子層又可分爲物理代碼子層（PCS）和介質接入控制子層（MAC）。
物理層
於使用電力方面，每組流水線使用兩個單向的低電壓差分信號（LVDS）合計達到2.5兆波特。傳送及接收不同數據會使用不同的傳輸通道，每一通道可運作四項資料。兩個PCIe設備之間的連接成爲“鏈接”，這形成了1組或更多的傳輸通道。各個設備最少支援1傳輸通道（x1）的鏈接。也可以有2，4，8，16，32個通道的鏈接。這可以更好的提供雙向兼容性。（x2模式將用於內部接口而非插槽模式）PCIe卡能使用在至少與之傳輸通道相當的插槽上（例如x1接口的卡也能工作在x4或x16的插槽上）。一個支援較多傳輸通道的插槽可以建立較少的傳輸通道（例如8個通道的插槽能支援1個通道）。PCIe設備之間的鏈接將使用兩設備中較少通道數的作爲標準。一個支援較多通道的設備不能在支援較少通道的插槽上正常工作，例如x4接口的卡不能在x1的插槽上正常工作（插不入），但它能在x4的插槽上只建立1個傳輸通道（x1）。PCIe卡能在同一數據傳輸通道內傳輸包括中斷在內的全部控制信息。這也方便了與PCI的兼容。多傳輸通道上的數據傳輸採取交叉存取，這意味着連續字節交叉存取在不同的通道上。這一特性被稱之爲“數據條紋”，需要非常複雜的硬件支援連續數據的同步存取，也對鏈接的數據吞吐量要求極高。由於數據填充的需求，數據交叉存取不需要縮小數據包。與其它高速數傳輸協議一樣，時鐘信息必須嵌入信號中。在物理層上，PCIe採用常見的8B/10B代碼方式來確保連續的1和0字符串長度符合標準，這樣保證接收端不會誤讀。編碼方案用10位編碼比特代替8個未編碼比特來傳輸數據，佔用20%的總帶寬。到了PCIe 3.0，採用128B/130B代碼方式，僅佔用1.538%的總帶寬。有些協議（如SONET）使用另外的編碼結構如“不規則”在數據流中嵌入時鐘信息。PCIe的特性也定義了一種“不規則化”的運算方法，但這種方法與SONET完全不同，它的方法主要用來避免數據傳輸過程中的數據重複而出現數據散射。第一代PCIe採用2.5兆位單信號傳輸率，PCI-SIG計劃在未來版本中增強到5~10兆位。
數據鏈接層
數據鏈接層採用按序的交換層信息包（Transaction Layer Packets,TLPs），是由交換層生成，按32位循環冗餘校驗碼（CRC，本文中用LCRC）進行數據保護，採用著名的協議（Ack and Nak signaling）的信息包。TLPs能通過LCRC校驗和連續性校驗的稱爲Ack（命令正確應答）；沒有通過校驗的稱爲Nak（沒有應答）。沒有應答的TLPs或者等待逾時的TLPs會被重新傳輸。這些內容存儲在數據鏈接層的緩存內。這樣可以確保TLPs的傳輸不受電子噪音干擾。PCIe對於ACK有所規範，在收到TLP封包之後，在一定時間內必須迴應ACK，也就是ACK延遲（ACK Latency）的等待時間。因應ACK/NAK流程的需要，必須實作出重新播送緩衝器（Replay Buffer）。
Ack和Nak信號由低層的信息包傳送，這些包被稱爲數據鏈接層信息包（Data Link Layer Packet,DLLP）。DLLP也用來傳送兩個互連設備的交換層之間的流控制信息和實現電源管理功能。
交換層
PCI Express採用分離交換（數據提交和應答在時間上分離），可保證傳輸通道在目標端設備等待發送回應信息傳送其它數據信息。它採用了可信性流控制。這一模式下，一個設備廣播它可接收緩存的初始可信信號量。鏈接另一方的設備會在發送數據時統計每一發送的TLP所佔用的可信信號量，直至達到接收端初始可信信號最高值。接收端在處理完畢緩存中的TLP後，它會回送發送端一個比初始值更大的可信信號量。可信信號統計是定製的標準計數器，這一算法的優勢，相對於其他算法，如握手傳輸協議等，在於可信信號的回傳反應時間不會影響系統性能，因爲如果雙方設備的緩存足夠大的話，是不會出現達到可信信號最高值的情況，這樣發送數據不會停頓。第一代PCIe標稱可支援每傳輸通道單向每秒250兆字節的數據傳輸率。這一數字是根據物理信號率2500兆波特除以編碼率（10位／每字節）計算而得。這意味着一個16通道（x16）的PCIe卡理論上可以達到單向250*16=4000兆字節／秒（3.7G字節／每秒）。實際的傳輸率要根據數據有效載荷率，即依賴於數據的本身特性，這是由更高層（軟件）應用程序和中間協議層決定。PCI Express與其它高速序列連接系統相似，它依賴於傳輸的魯棒性（CRC校驗和Ack算法）。長時間連續的單向數據傳輸（如高速存儲設備）會造成>95%的PCIe通道數據佔用率。這樣的傳輸受益於增加的傳輸通道，但大多數應用程序如USB或以太網絡控制器會把傳輸內容拆成小的數據包，同時還會強制加上確認信號。這類數據傳輸由於增加了數據包的解析和強制中斷，降低了傳輸通道的效率。這種效率的降低並非只出現在PCIe上。