在Verilog語言中，有阻塞賦值和非阻塞賦值。
阻塞賦值是在一個過程中，前後是順序執行的，是串行的，後面的語句必須在前面的語句執行之後。
非阻塞賦值是並行的，同時發生的。
我做了一下實驗
1、非阻塞賦值
部分代碼：
begin
a<=indata;
b<=a;
end
仿真結果：
RTL 綜合結果
2.阻塞賦值
begin
a=indata;
b=a;
end
RTL綜合結果：
阻塞賦值和非阻塞賦值
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