系統架構確定，下一步就是FPGA與各組成器件之間互聯的問題了。通常來說，CPU和FPGA的互聯接口，主要取決兩個要素：
（1）CPU所支持的接口。
（2）交互的業務。
通常來說，FPGA一般支持與CPU連接的數字接口，其常用的有EMIF，PCI,PCI-E,UPP,網口（MII/GMII/RGMII），DDR等接口。作爲總線類接口，FPGA通常作爲從設備與CPU連接，CPU作爲主設備通過訪問直接映射的地址對FPGA進行訪問。根據是否有時鐘同步，通常總線訪問分爲同步或異步的總線，根據CPU外部總線協議有所不同，但數據、地址、控制信號基本是總線訪問類型中總線信號所不能省略的。CPU手冊中會對信號定義和時序控制有着詳細的說明，FPGA需要根據這些詳細說明來實現相應的邏輯。同時CPU還可以對訪問時序進行設置，比如最快時鐘，甚至所需的最小建立時間和保持時間，這些一般CPU都可以進行設置，而這些具體參數，不僅影響FPGA的實現，也決定總線訪問的速度和效率。對於同步總線，只需要根據輸入時鐘進行採樣處理即可，但對於異步總線，則需要的對進入的控制信號進行同步化處理，通常處理方式是寄存兩拍，去掉毛刺。因此用於採樣的時鐘就與CPU所設置的總線參數相關，如採樣時鐘較低，等控制信號穩定後在譯碼後輸出，一個總線操作週期的時間就會相對較長，其處理的效率也相對較低；假如採樣時鐘過快，則對關鍵路徑又是一個挑戰，因此合理設定採樣頻率，便於接口的移植並接口的效率是設計的關鍵點和平衡點。
對於總線型的訪問來說，數據信號通常爲三態信號，用於輸入和輸出。這種設計的目的是爲了減少外部連線的數量。因爲數據信號相對較多一般爲8/16/32位數據總線。總線的訪問的優勢是直接映射到系統的地址區間，訪問較爲直觀。但相對傳輸速率不高，通常在幾十到100Mbps以下。這種原因的造成主要爲以下因素（1）受制總線訪問的間隔，總線操作週期等因素，總線訪問間隔即兩次訪問之間總線空閒的時間，而總線操作週期爲從發起到相應的時間。（2）不支持雙向傳輸，並且FPGA需主動發起對CPU操作時，一般只有發起CPU的中斷處理一種方式。這種總線型操作特點，使其可以用作系統的管理操作，例如FPGA內部寄存器配置，運行過程中所需參數配置，以及數據流量較小的信息交互等操作。這些操作數據量和所需帶寬適中，可以應對普通的嵌入式系統的處理需求。
對於大數據流量的數據交互，一般採用專用的總線交互，其特點是，支持雙向傳輸，總線傳輸速率較快，例如GMII/RGMII、Upp、專用LVDS接口，及SERDES接口。專用SERDES接口一般支持的有PCI-E，XAUI，SGMII，SATA，Interlaken接口等接口。GMII/RGMII,專用LVDS接口一般處理在1GbpS一下的業務形式，而PCI-E，根據其型號不同，支持幾Gbps的傳輸速率。而XAUI可支持到10Gbps的傳輸速率，lnterlaken接口可支持到40Gbps的業務傳輸。
對於不同所需的業務形式及處理器的類型，則可選擇相應的接口形式，來傳輸具體的業務。現今主流FPGA中都提供的各種接口的IP。選擇FPGA與各型CPU互聯接口，一般選擇主流的應用交互方案，特殊的接口缺少支撐IP，導致開發、調試、維護和兼容性的成本都較大，同時注意系統的持續演進的需要，如只在本項目使用一次，而下一項目或開發階段已摒棄此類接口，則需提前規劃技術路線。畢竟一個穩定、高效的接口互聯是一個項目成功的基礎。
不是所有的嵌入式系統都需要“高大上”的接口形式，各類低速的穩定接口也同樣在FPGA的接口互聯中有着重要的角色，其中UART、SPI、I2C等連接形式也非常的常見。畢竟，一個優秀的設計不是“高大上”的堆積，而是對需求最小成本的滿足。適合的纔是最美的。