電路基礎
1、爲什麼要有時序邏輯？而不全是組合邏輯？
2、verilog coding style
時序邏輯：非阻塞賦值，可以沒有else，無else會默認保持
組合邏輯：阻塞賦值，不能夠沒有else，會有latch
如果有寫錯，可能會報一些奇葩的error、warning
3、在一個always中，一般不允許同時posedge clk or negedage clk
如果分開， 兩個always，按說是沒有絕對意義上的錯誤，但一般不建議同時使用negedge clk，這樣對時序要求很高，也容易出現時序問題；