原创 跨時鐘域信號傳輸（二）——數據信號篇
PS：轉載請標明出處 http://www.cnblogs.com/IClearner/；本文如有錯誤，歡迎留言更正。因爲學習了其他方面的知識，耽擱了更新。今天我們就聊聊跨時鐘域中的數據信號傳輸的問題。主要內容預覽： ·使用握手信號進
2020-06-24 03:26:13
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原创 IC 芯片設計（5）
SOC中斷機制1、中斷意義：指示狀態變化，提高CPU的工作效率2、中斷類型：邊沿中斷、電平中斷3、中斷分級：一級中斷、二級中斷4、多中斷模式：中斷優先級、中斷嵌套5、中斷處理：堆棧管理、中斷清除、中斷屏蔽、中斷服務程序6、中斷控制器：重中
2020-06-24 03:26:13
原创 IC 芯片設計（2）
http://blog.csdn.net/qq_30953277/article/details/52174482代碼覆蓋率常見的幾種方式淺談在做單元測試時，代碼覆蓋率常常被拿來作爲衡量測試好壞的指標，甚至，用代碼覆蓋率來考覈測試任務完成
2020-06-24 03:26:13
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原创 什麼是良好的Verilog代碼風格？
http://kellen.wang/zh/blog/2015/03/03/what-is-good-verilog-coding-style/1. 前言前段時間在公司負責制定代碼規範，費了九牛二虎之力，終於整理出來一份文檔。由於保密規定
2020-02-24 19:04:37
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原创 一個IC DESIGNER的進階之路（1）
• IC工程師的職責是什麼？——IC工程師的職責就是按期Tape Out質量合格的芯片• IC工程師的特質是什麼？——如臨深淵，如履薄冰，戰戰兢兢，小心翼翼——剔除所有僥倖心理——具體體現爲： 在一個新的技術被反覆證明有效之前
2020-02-24 19:04:26
原创 數字IC設計工程師的知識結構（轉載學習）
I. 技能清單作爲一個真正合格的數字IC設計工程師，你永遠都需要去不斷學習更加先進的知識和技術。因此，這裏列出來的技能永遠都不會是完整的。我儘量每年都對這個列表進行一次更新。如果你覺得這個清單不全面，可以在本文下留言，我會儘可能把它補充完
2020-02-24 19:04:26
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原创 system verilog 學習 （一）
一般情況下，編寫代碼時如能按照以下8條原則就可以避免90%-100%由Verilog代碼引起的冒險競爭現象：1）時序邏輯----使用非阻塞賦值2）鎖存
2020-02-24 19:04:26
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原创 IC 芯片設計（6）
電路基礎1、爲什麼要有時序邏輯？而不全是組合邏輯？2、verilog coding style時序邏輯：非阻塞賦值，可以沒有else，無else會默認保持組合邏輯：阻塞賦值，不能夠沒有else，會有latch如果有寫錯，可能會報一些奇葩的
2020-02-24 19:04:26
原创 IC 芯片設計（7）
CDC（clock domain crossing）DVFSDVFS 即動態電壓頻率調整，動態技術則是根據芯片所運行的應用程序對計算能力的不同需要，動態調節芯片的運行頻率和電壓(對於同一芯片，頻率越高，需要的電壓也越高)，從而達到節能的目
2020-02-24 19:04:26
原创 跨時鐘域信號傳輸（一）——控制信號篇
PS：轉載請標明出處：http://www.cnblogs.com/IClearner/p/6485389.html ；文章有錯請評論留言；謝謝。 最近我整理了一下跨時鐘域設計的一些知識，一方面這與亞穩態有關係，承接前面講到的內容，一方
2020-02-24 19:04:26
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原创 IC 芯片設計（3）
SOC數據訪問、控制訪問和總線仲裁總線仲裁的兩大因素：帶寬bandwidth和延遲 latency e.g. GPU需求大帶寬、CPU和UI接口需求低延遲仲裁機制： 固定優先級的仲裁：低優先級的會被餓死
2020-02-24 19:04:26