tclk：时钟的最小周期
tcq：寄存器固有的时钟输出延时
tlogic：同步元件之间的组合逻辑延迟
tnet：网线的延迟
tsu：寄存器固有的时钟建立时间
thold：寄存器的保持时间
在建立时间和保持时间都满足的情况下，输入端D处的数据在最坏的传播延时之后被赋值到输出端q
tclk = tcq +tlogic +tnet + tsu
togic +tnet >=thold
1、时钟扭曲（clock skew）：同源时钟到达两个不同寄存器时钟端的时间差别（时钟路径的静态不匹配以及时钟在负载上的差异造成的）时钟扭曲造成时钟相位的偏移，并不会造成时钟周期的变化，时钟扭曲包括正扭曲和负扭曲。
考虑时钟之间的扭曲：
tclk=tcq + tlogic +tnet +tsetup -tclk-skew（正时钟扭曲）(tdelay=tcq+tlogic+tnet)
=>ts = tclk - tdelay + tclk-skew
=>th = tdelay - tclk-skew
如果ts>tsetup,则说明信号满足建立时间要求
如果th>thold,则说明信号满足保持时间要求
（最好的方法是让tclk-skew几乎为0）
2、时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在不同周期上缩短或加长
避免时钟抖动的方法：
- 采用全局时钟资源，增强时钟的抗干扰能力
- 考虑时钟的抗干扰布局布线
（需要关注的路径）
1、发射沿和上升沿
2、数据到达时间（数据到达D端所需要的时间）
3、时钟到达时间
4、数据要求的到达时间
5、数据要求结束的时间
6、建立时间的余量
7、保持时间余量
