FPGA 時序約束 三 ：輸入延遲和輸出延遲

http://www.360doc.com/content/19/0618/09/908538_843245881.shtml

 

https://blog.csdn.net/procrastinator/article/details/80445177

https://blog.csdn.net/bleauchat/article/details/87719588 

 

http://bbs.elecfans.com/jishu_1806452_1_1.html

 

 

一個完整的時序路徑由源時鐘路徑、數據路徑和目的時鐘路徑2部分構成。約束的目的則是爲了驗證下面公式是否成立：

Tco爲發端寄存器時鐘到輸出時間；Tlogic爲組合邏輯延遲；Trouting爲兩級寄存器之間的佈線延遲；Tsu爲接收端寄存器建立時間；Tskew爲兩級寄存器的時鐘歪斜，其值等於時鐘統一邊沿到達兩個寄存器時鐘端口的時間差；Tclk爲系統所能達到的最小時鐘週期。在FPGA中，對於同步設計Tskew可忽略（認爲值等於0）。由於Tco和Tsu取決於芯片工藝，因此，一旦芯片型號選定就只能通過Tlogic和Trouting來改善Tclk。其中，Tlogic和代碼風格有很大關係，Trouting和佈局佈線策略有很大關係。

爲了對設計外部的時序情況進行精確建模，設計者必須設定輸入和輸出端口的時序信息。Vivado只能識別出FPGA器件範圍內的時序，因此必須使用set_input_delay和set_output_delay命令來設置FPGA範圍外的延遲值。兩者在含義、約束命令等方面有很多地方是相似的，只不過一個是輸入，一個是輸出。