http://www.360doc.com/content/19/0618/09/908538_843245881.shtml
https://blog.csdn.net/procrastinator/article/details/80445177
https://blog.csdn.net/bleauchat/article/details/87719588
http://bbs.elecfans.com/jishu_1806452_1_1.html
一个完整的时序路径由源时钟路径、数据路径和目的时钟路径2部分构成。约束的目的则是为了验证下面公式是否成立：
Tco为发端寄存器时钟到输出时间；Tlogic为组合逻辑延迟；Trouting为两级寄存器之间的布线延迟；Tsu为接收端寄存器建立时间；Tskew为两级寄存器的时钟歪斜，其值等于时钟统一边沿到达两个寄存器时钟端口的时间差；Tclk为系统所能达到的最小时钟周期。在FPGA中，对于同步设计Tskew可忽略（认为值等于0）。由于Tco和Tsu取决于芯片工艺，因此，一旦芯片型号选定就只能通过Tlogic和Trouting来改善Tclk。其中，Tlogic和代码风格有很大关系，Trouting和布局布线策略有很大关系。
为了对设计外部的时序情况进行精确建模，设计者必须设定输入和输出端口的时序信息。Vivado只能识别出FPGA器件范围内的时序，因此必须使用set_input_delay和set_output_delay命令来设置FPGA范围外的延迟值。两者在含义、约束命令等方面有很多地方是相似的，只不过一个是输入，一个是输出。