UVM是一種基於Systemverilog的驗證方法學，其特徵是提供用於基本驗證結構和可調用的基礎類庫，可讓驗證工程師快速搭建可靠的驗證框架。UVM自定義的框架構建類和測試類能夠幫助驗證師減輕環境構建的負擔，將更多的精力集中於制定驗證計劃和創建測試場景。
1. 類庫地圖
- 核心基類：提供最底層的支持，包括複製、創建、比較和打印等
- 工廠類（factory）：提供註冊環境組件、創建組件和覆蓋組件類型的方法
- 事務（transaction）和序列（sequence）類：規定TLM傳輸管道中的數據類型和數據生成方式
- 環境組件（environment component）類：構成驗證結構的主要部分，組件之間的嵌套關係通過層層例化和連接形成結構層次關係
- 事務接口（transaction interface）類和通信管道（channel）類：共同實現組件之間的通信和存儲
- 線程同步（thread synchronization）類：同步更方便，同步時可傳遞的信息更多。
- 信息報告（message report）類：使得從UVM環境報告的信息一致規範化，便於整體的控制和過濾。
- 寄存器模型（register model)類：用來完成對寄存器和存儲的建模，訪問和驗證。
2. 工廠類
UVM工廠和核心要素是註冊，創建和覆蓋。它存在的意義是爲了更方便的替換驗證環境中的實例或已註冊的類型，同時工廠的註冊機制帶來配置的靈活性。這種實例或類型替代在UVM中稱爲覆蓋。
3. 核心基類
- 域的自動化
使得用戶在註冊UVM類的同時也可以聲明今後會參與到對象的複製、克隆、打印等操作的成員變量，省去了一大筆編碼的時間
4. phase機制