一. ADC原理
對於 Nyquist 和 Shannon 定理的檢驗將證明：ADC 採樣頻率的選擇與最大輸入信號頻率對輸入信號帶寬的比率有很強的相關性。
1. Nyquist準則（欠採樣準則）
如果要從相等時間間隔取得的採樣點中，毫無失真地重建模擬信號波形，則採樣頻率必須大於或等於模擬信號中最高頻率成份的兩倍。因而對於一個最大信號頻率爲 fMAX的模擬信號 fa，其最小採樣頻率 fs，則有 fs ≥ 2 * fMAX
Nyquist頻率：採樣頻率的一半，即 fs/2。從理論上來講奈奎斯特頻率正好大於輸入信號的最大頻率。
2. Shannon定理
一個帶寬爲fb的模擬信號，採樣速率必須爲 fs > 2fb，才能避免信息的損失。信號帶寬可以從 DC 到 fb（基帶採樣），或從 f1 到f2，其中 fb = f2-f1(欠採樣)。
3. 信號混疊
具體參見鏈接：https://zhuanlan.zhihu.com/p/23923059
如果不滿足採樣定理條件，採樣後的信號的頻率就會重疊。即被採樣信號中高於採樣頻率一半（fs/2）的那部分頻率成分將被重建成低於fs/2信號。這種頻譜的重疊導致的失真稱爲混疊。（可藉助車輪效應理解）
（1）出現原因：
若採樣頻率小於2倍的信號頻率，即 fs < 2 * fa，那麼，採樣後的信號將存在混疊。
理論上，如果信號中沒有高於奈奎斯特頻率的頻率成分，那麼則不存在混疊。
（2）解決辦法：
a.提高採樣頻率 fs，一般實際應用中保證 fs 爲 fMAX 的2.56~4倍。
b.加一個低通濾波器：抗混疊濾波器
理想狀態下，該濾波器可使低於奈奎斯特頻率的頻率通過，移除高於奈奎斯特頻率的頻率成分
4. 性能指標
1 靜態指標
a.積分非線性（INL）：輸入一輸出特性曲線與連接兩端點的直線之間的最大偏差
b.微分非線性（DNL）：在輸入軸上兩個連續碼轉換點之間的差值與理想 1LSB 值的最大偏差
c.失調：直線AB通過端點的垂直截距
d.增益誤差：直線AB的斜率與理想值1之間的偏差
2 動態指標
a.信號與噪聲失真比（SNDR）:是當輸入爲正弦時，輸出端信號功率與總噪聲及諧波功率的比。
b.動態範圍：滿量程正弦輸入功率與肼限=0 dB時的正弦輸入功率的比值
c.總諧波失真：所有諧波能量（除去基波）之和除以基頻的能量
二. Σ-Δ 原理
0.常用單級分類
1 根據modulator是否使用開關電容電路分
a.連續時間模式（無開關電容）：
優點：功耗更小，無開關電容對時鐘噪聲不敏感，調製速度更快，常用於轉換較高頻率信號。
缺點：要通過RC值來確定的積分系數，而不是像離散時間模式是用電容比值來確定的；對反饋回來的脈衝波形比較敏感，它會影響輸入信號。
b.離散時間模式則（有開關電容）
與前者相反。
2 根據modulator階數分
所謂階數指的是sigma—Delta調製器中積分器的個數。一般階數越高幅頻特性越好，低頻段的衰減也越厲害，高頻段的通過性越好所能達到的有效位數越大，但是延遲也會很大，也會減小輸入信號的擺幅，另外，由於噪聲在高頻的幅值過大，會使整個系統的穩定性降低。
3 根據量化器的位數分
可以分爲一位調製器和多位調製器。使用多位量化器可以增加SNR，使系統容易穩定，產生較少的諧波分量，使降採樣濾波器變得相對簡單；但是多位量化器增加了ADC的複雜性，並且要求用於反饋的多位DAC有足夠的精度來保證最後量化的精度。
1.基本原理
（圖片來源於ANALOG DEVICES)
1 過採樣
指以高於信號帶寬2倍或其最高頻率對其採樣的過程。K即爲過採樣率（OSR）。
目的：a. 由於採用 Kfs 採樣頻率，均方根值爲 q/√12 的量化噪聲分佈在 DC 到 Kfs/2 的帶寬範圍內，降低了某一頻率下的噪聲幅值，從而提高了信噪比，根據信噪比（SNR）和實際分辨率（ENOB）公式：
ENOB=(SNR-1.76)/6.02 （SNR=6.02*N+1.76）
可見提高了實際分辨率
b.同時減輕了模擬抗混疊濾波器的要求
2 量化噪聲整形
（採樣頻率和量化值之間的關係，紅線是實際電壓值）
離散化的階梯型與紅色的模擬信號相減的值即爲量化噪聲。實際上，階梯型線條包圍的面積和模擬信號包圍的面積是相等的，即二者能量總量是相等的。量化噪聲是消除不了的。
根據頻域線性模型y和x的關係，f越大，Q引起的噪聲就越大，即類似高通濾波器（x部分則是低通濾波器）
3 數字抽取濾波
通過數字濾波器將比較器輸出的高頻一位或多位量化值轉換爲頻率較低的多位量化值。
可理解爲降採樣濾波器可將n個輸入信號加起來，然後除以n，這樣獲得輸入的平均值。
優點：當採樣頻率下降n倍時，fs/n及其諧波分量處的噪聲被混疊到信號帶內，其引入的噪聲會比較小。
4 數據流的計算
該部分舉例分析：
若調製器DAC的參考電壓Vref爲1V，現輸入模擬電壓值0.5V，則調製器輸出爲011101110111的序列，如圖所示：3/4代表調製器分辨率爲2，6/8代表分辨率爲3
則實際電壓Vin=(3/4-2/4)*(1-(-1))=0.5V, 即Vin=(weight(1)-1/2)*Vref*2
5 頻域線性模型
輸出值y和輸入值x，以及量化噪聲Q，信號頻率f之間的關係
2.ADC組成
（圖片來源於ANALOG DEVICES)
（1）模擬部分：
a.模擬抗混疊濾波器，
b.ADC部分：一個比較器、一個基準電壓源、一個開關以及一個或多個的積分器與模擬求和電路
（2）數字部分：
一個DSP（通常但不總是低通濾波器使用）
三.設計流程
1.數字抽取濾波器設計
在設計數字濾波器時，濾波器的採樣頻率就是前端AD的採樣頻率。
不同階數的CIC濾波器的延遲問題：
當數字濾波器處理來自Σ-Δ調製器的數據流的移動平均值時，存在一個相關的建立時間。該延遲對所有FIR濾波器是固定的，但對不同階數的CIS濾波器，該延遲是不同的。通常用兩項來描述該延遲：羣延遲和建立時間。羣延遲描述從輸入端存在模擬信號到在數字輸出端看到它的延遲時間。例如對於單音正弦波，羣延遲就是從模擬輸入端存在該正弦波電壓峯值到該峯值出現在數字輸出端的時間差。
建立時間是指數字濾波器的全部均值時間。如果模擬輸入端有一個階躍，那麼需要經過濾波器的完全建立時間， ADC的數據輸出才與階躍之前的輸入無關。還可能存在其他延遲，如濾波器的計算時間等。
本次設計的數字抽取濾波器爲3階的CIC濾波器，與一般的FIR濾波器相比，後者則需要大量的乘法器，而前者只需要加法器和延時，簡化了運算，適合用於抽取前級和內插後級等告訴場合，但是也有明顯不足：幅頻特性無法像 FIR 那樣靈活設計，因而有時在抽取的後級會用 FIR 來整形。因此該設計主要由級聯積分梳狀(CIC)抽取濾波器、CIC補償濾波器和半帶(HB)濾波器組成。
cIc抽取濾波器作爲數字抽取濾波器的第一級來達到降速作用；
CIC補償濾波器用來補償通帶的衰減；
HB濾波器則用作抽取濾波器的阻帶衰減及進一步降低採樣頻率。
用FDAtool設計CIC decimator時，通帶增益不是0dB，需要級聯一個常數增益濾波器，CIC濾波器增益爲D^Q，D是抽取因子，Q是級數，常數增益濾波器增益設置爲1/（D^Q），就行，在腳本中輸入 G=dfilt.scalar，G.Gain=1/(D^Q)；然後從工作區引入濾波器，設置完參數和CIC級聯。