一直想給大家講講ESD的理論，很經典。但是由於理論性太強，任何理論都是一環套一環的，如果你不會畫雞蛋，註定了你就不會畫大衛。
先來談靜電放電(ESD: Electrostatic Discharge)是什麼？這應該是造成所有電子元器件或集成電路系統造成過度電應力破壞的主要元兇。因爲靜電通常瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和永久性的，會造成電路直接燒燬。所以預防靜電損傷是所有IC設計和製造的頭號難題。
靜電，通常都是人爲產生的，如生產、組裝、測試、存放、搬運等過程中都有可能使得靜電累積在人體、儀器或設備中，甚至元器件本身也會累積靜電，當人們在不知情的情況下使這些帶電的物體接觸就會形成放電路徑，瞬間使得電子元件或系統遭到靜電放電的損壞(這就是爲什麼以前修電腦都必須要配戴靜電環託在工作桌上，防止人體的靜電損傷芯片)，如同雲層中儲存的電荷瞬間擊穿雲層產生劇烈的閃電，會把大地劈開一樣，而且通常都是在雨天來臨之際，因爲空氣溼度大易形成導電通到。
那麼，如何防止靜電放電損傷呢？首先當然改變壞境從源頭減少靜電(比如減少摩擦、少穿羊毛類毛衣、控制空氣溫溼度等)，當然這不是我們今天討論的重點。
我們今天要討論的時候如何在電路里面涉及保護電路，當外界有靜電的時候我們的電子元器件或系統能夠自我保護避免被靜電損壞(其實就是安裝一個避雷針)。這也是很多IC設計和製造業者的頭號難題，很多公司有專門設計ESD的團隊，今天我就和大家從最基本的理論講起逐步講解ESD保護的原理及注意點，你會發現前面講的PN結/二極管、三極管、MOS管、snap-back全都用上了。。。
以前的專題講解PN結二極管理論的時候，就講過二極管有一個特性：正向導通反向截止，而且反偏電壓繼續增加會發生雪崩擊穿而導通，我們稱之爲鉗位二極管(Clamp)。這正是我們設計靜電保護所需要的理論基礎，我們就是利用這個反向截止特性讓這個旁路在正常工作時處於斷開狀態，而外界有靜電的時候這個旁路二極管發生雪崩擊穿而形成旁路通路保護了內部電路或者柵極(是不是類似家裏水槽有個溢水口，防止水龍頭忘關了導致整個衛生間水災)。
那麼問題來了，這個擊穿了這個保護電路是不是就徹底死了？難道是一次性的？答案當然不是。PN結的擊穿分兩種，分別是電擊穿和熱擊穿，電擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個電擊穿主要是載流子碰撞電離產生新的電子-空穴對(electron-hole)，所以它是可恢復的。但是熱擊穿是不可恢復的，因爲熱量聚集導致硅(Si)被熔融燒燬了。所以我們需要控制在導通的瞬間控制電流，一般會在保護二極管再串聯一個高電阻，
另外，大家是不是可以舉一反三理解爲什麼ESD的區域是不能form Silicide的？還有給大家一個理論，ESD通常都是在芯片輸入端的Pad旁邊，不能在芯片裏面，因爲我們總是希望外界的靜電需要第一時間泄放掉吧，放在裏面會有延遲的(關注我前面解剖的那個芯片PAD旁邊都有二極管。甚至有放兩級ESD的，達到雙重保護的目的。
在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電的產生方式以及對電路的損傷模式不同通常分爲四種測試方式：人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業界通常使用前兩種模式來測試(HBM, MM)。
1、人體放電模式(HBM)：當然就是人體摩擦產生了電荷突然碰到芯片釋放的電荷導致芯片燒燬擊穿，秋天和別人觸碰經常觸電就是這個原因。業界對HBM的ESD標準也有跡可循(MIL-STD-883C method 3015.7，等效人體電容爲100pF，等效人體電阻爲1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有規定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它規定小於<2kV的則爲Class-1，在2kV~4kV的爲class-2，4kV~16kV的爲class-3。
2、機器放電模式(MM)：當然就是機器(如robot)移動產生的靜電觸碰芯片時由pin腳釋放，次標準爲EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻爲0 (因爲金屬)，電容依舊爲100pF。由於機器是金屬且電阻爲0，所以放電時間很短，幾乎是ms或者us之間。但是更重要的問題是，由於等效電阻爲0，所以電流很大，所以即使是200V的MM放電也比2kV的HBM放電的危害大。而且機器本身由於有很多導線互相會產生耦合作用，所以電流會隨時間變化而干擾變化。
ESD的測試方法類似FAB裏面的GOI測試，指定pin之後先給他一個ESD電壓，持續一段時間後，然後再回來測試電性看看是否損壞，沒問題再去加一個step的ESD電壓再持續一段時間，再測電性，如此反覆直至擊穿，此時的擊穿電壓爲ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，爲了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以根據需要自己調整50V或者100V。
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(1). Stress number = 3 Zaps. (5 Zaps, the worst case) |
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(2). Stress step |
ΔVESD = 50V(100V) for VZAP <=1000V |
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(3). Starting VZAP = 70% of averaged ESD failure threshold (VESD) |
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另外，因爲每個chip的pin腳很多，你是一個個pin測試還是組合pin測試，所以會分爲幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。
1. I/O pins：就是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。
2. pin-to-pin測試: 靜電放電發生在pin-to-pin之間形成迴路，但是如果要每每兩個腳測試組合太多，因爲任何的I/O給電壓之後如果要對整個電路產生影響一定是先經過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。
3、Vdd-Vss之間靜電放電：只需要把Vdd和Vss接起來，所有的I/O全部浮接(floating)，這樣給靜電讓他穿過Vdd與Vss之間。
4、Analog-pin放電測試：因爲模擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的，防止一個損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是隻針對這兩個pin，其他pin全部浮接(floating)。
好了，ESD的原理和測試部分就講到這裏了，下面接着講Process和設計上的factor
隨着摩爾定律的進一步縮小，器件尺寸越來越小，結深越來越淺，GOX越來越薄，所以靜電擊穿越來越容易，而且在Advance製程裏面，Silicide引入也會讓靜電擊穿變得更加尖銳，所以幾乎所有的芯片設計都要克服靜電擊穿問題。
靜電放電保護可以從FAB端的Process解決，也可以從IC設計端的Layout來設計，所以你會看到Prcess有一個ESD的option layer，或者Design rule裏面有ESD的設計規則可供客戶選擇等等。當然有些客戶也會自己根據SPICE model的電性通過layout來設計ESD。
1、製程上的ESD：要麼改變PN結，要麼改變PN結的負載電阻，而改變PN結只能靠ESD_IMP了，而改變與PN結的負載電阻，就是用non-silicide或者串聯電阻的方法了。
1) Source/Drain的ESD implant：因爲我們的LDD結構在gate poly兩邊很容易形成兩個淺結，而這個淺結的尖角電場比較集中，而且因爲是淺結，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據這個理論，我們需要一個單獨的器件沒有LDD，但是需要另外一道ESD implant，打一個比較深的N+_S/D，這樣就可以讓那個尖角變圓而且離表面很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個額外的MOS的Gate就必須很長防止穿通(punchthrough)，而且因爲器件不一樣了，所以需要單獨提取器件的SPICE Model。
2) 接觸孔(contact)的ESD implant：在LDD器件的N+漏極的孔下面打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件尺寸不變，且MOS結構沒有改變，故不需要重新提取SPICE model。當然這種智能用於non-silicide製程，否則contact你也打不進去implant。
3) SAB (SAlicide Block)：一般我們爲了降低MOS的互連電容，我們會使用silicide/SAlicide製程，但是這樣器件如果工作在輸出端，我們的器件負載電阻變低，外界ESD電壓將會全部加載在LDD和Gate結構之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常會用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。
4)串聯電阻法：這種方法不用增加光罩，應該是最省錢的了，原理有點類似第三種(SAB)增加電阻法，我就故意給他串聯一個電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。
2、設計上的ESD：這就完全靠設計者的功夫了，有些公司在設計規則就已經提供給客戶solution了，客戶只要照着畫就行了，有些沒有的則只能靠客戶自己的designer了，很多設計規則都是寫着這個只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結在I/O端承受ESD的浪湧(surge)電壓，NMOS稱之爲GGNMOS (Gate-Grounded NMOS)，PMOS稱之爲GDPMOS (Gate-to-Drain PMOS)。
以NMOS爲例，原理都是Gate關閉狀態，Source/Bulk的PN結本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(發射結正偏,集電結反偏)，所以呈現Snap-Back特性，起到保護作用。PMOS同理推導。
這個原理看起來簡單，但是設計的精髓(know-how)是什麼？怎麼觸發BJT？怎麼維持Snap-back？怎麼撐到HBM>2KV or 4KV？
如何觸發？必須有足夠大的襯底電流，所以後來發展到了現在普遍採用的多指交叉並聯結構(multi-finger)。但是這種結構主要技術問題是基區寬度增加，放大係數減小，所以Snap-back不容易開啓。而且隨着finger數量增多，會導致每個finger之間的均勻開啓變得很困難，這也是ESD設計的瓶頸所在。
如果要改變這種問題，大概有兩種做法(因爲triger的是電壓，改善電壓要麼是電阻要麼是電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一個高阻的non-Silicide區域，使得漏極方塊電阻增大，而使得ESD電流分佈更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上面的接觸孔P+ ESD imp)，在N+Drain下面打一個P+，降低Drain的雪崩擊穿電壓，更早有比較多的雪崩擊穿電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。
對於Snap-back的ESD有兩個小小的常識要跟大家分享一下：
1)NMOS我們通常都能看到比較好的Snap-back特性，但是實際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個道理同HCI效應，主要是因爲NMOS擊穿時候產生的是電子，遷移率很大，所以Isub很大容易使得Bulk/Source正向導通，但是PMOS就難咯。
2) Trigger電壓/Hold電壓: Trigger電壓當然就是之前將的snap-back的第一個拐點(Knee-point)，寄生BJT的擊穿電壓，而且要介於BVCEO與BVCBO之間。而Hold電壓就是要維持Snap-back持續ON，但是又不能進入柵鎖(Latch-up)狀態，否則就進入二次擊穿(熱擊穿)而損壞了。還有個概念就是二次擊穿電流，就是進入Latch-up之後I^2*R熱量驟增導致硅融化了，而這個就是要限流，可以通過控制W/L，或者增加一個限流高阻，最簡單最常用的方法是拉大Drain的距離/拉大SAB的距離(ESD rule的普遍做法)。
3、柵極耦合(Gate-Couple) ESD技術：我們剛剛講過，Multi-finger的ESD設計的瓶頸是開啓的均勻性，假設有10只finger，而在ESD 放電發生時，這10 支finger 並不一定會同時導通(一般是因Breakdown 而導通)，常見到只有2-3 支finger會先導通，這是因佈局上無法使每finger的相對位置及拉線方向完全相同所致，這2~3 支finger 一導通，ESD電流便集中流向這2~3支的finger，而其它的finger 仍是保持關閉的，所以其ESD 防護能力等效於只有2~3 支finger的防護能力，而非10 支finger 的防護能力。
這也就是爲何組件尺寸已經做得很大，但ESD 防護能力並未如預期般地上升的主要原因，增打面積未能預期帶來ESD增強，怎麼辦？其實很簡單，就是要降低Vt1(Trigger電壓)，我們通過柵極增加電壓的方式，讓襯底先開啓代替擊穿而提前導通產生襯底電流，這時候就能夠讓其他finger也一起開啓進入導通狀態，讓每個finger都來承受ESD電流，真正發揮大面積的ESD作用。
但是這種GCNMOS的ESD設計有個缺點是溝道開啓了產生了電流容易造成柵氧擊穿，所以他不見的是一種很好的ESD設計方案，而且有源區越小則柵壓的影響越大，而有源區越大則snap-back越難開啓，所以很難把握。
4、還有一種複雜的ESD保護電路: 可控硅晶閘管(SCR: Silicon Controlled Rectifier)，它就是我們之前講過的CMOS寄生的PNPN結構觸發產生Snap-Back並且Latch-up，通過ON/OFF實現對電路的保護，大家可以回顧一下，只要把上一篇裏面那些抑制LATCH-up的factor想法讓其發生就可以了，不過只能適用於Layout，不能適用於Process，否則Latch-up又要fail了。
最後，ESD的設計學問太深了，我這裏只是拋磚引玉給FAB的人科普一下了，基本上ESD的方案有如下幾種:電阻分壓、二極管、MOS、寄生BJT、SCR(PNPN structure)等幾種方法。而且ESD不僅和Design相關，更和FAB的process相關，而且學問太深了，我也不是很懂。
END