看了很多時序方面的資料，覺得這篇文章寫得簡單明瞭，典型的時序路徑有4類，如下圖所示，這4類路徑可分爲片間路徑（標記①和標記③)和片內路徑（標記②和標記④）。
對於所有的時序路徑，我們都要明確其起點和終點，這4類時序路徑的起點和終點分別如下表：
| 時序路徑 | 起點 | 終點 | 應用約束 |
|---|---|---|---|
| ①輸入端口到FPGA內部第一級觸發器的路徑 | ChipA/clk | rega/D | set_input_delay |
| ②FPGA內部觸發器之間的路徑 | rega/clk | regb/D | create_clock |
| ③FPGA內部末級觸發器到輸出端口的路徑 | regb/clk | ChipB/D | set_output_delay |
| ④FPGA輸入端口到輸出端口的路徑 | 輸入端口 | 輸出端口 | set_max_delay |
這4類路徑中，我們最爲關心是②的同步時序路徑，也就是FPGA內部的時序邏輯。
（來源：科學計算technomania ，作者貓叔）