Verilog描述——異步時序電路與同步時序電路淺析

異步時序電路與同步時序電路

時序電路可分爲異步時序電路和同步時序電路兩大類。

異步時序電路

若電路中觸發器的時鐘輸入端沒有接在統一的時鐘脈衝上,或電路中沒有時鐘脈衝(如SR鎖存器構成的時序電路),電路中各存儲單元的狀態更新不是同時發生的,則這種電路稱爲異步時序電路

根據電路是對脈衝邊沿敏感還是對電平敏感,異步時序電路又分爲脈衝異步時序電路(由觸發器構成)和點評異步時序電路(由鎖存器構成)兩種。

異步時序電路的狀態轉換取決於以任意時間間隔變化的輸入信號序列,各存儲單元的狀態轉換因存在時間差異而可能造成輸出狀態短時間的不穩定,而且這種不穩定的狀態是有時難以預測的,常常給電路設計和調試帶來困難。

同步時序電路

同步時序電路中存儲電路狀態的轉換是在同一時鐘源同一脈衝邊沿作用下同步進行的。

同步時序電路的存儲電路一般用觸發器實現,所有觸發器的時鐘輸入端都應接在同一個時鐘脈衝源上,而且它們對時鐘脈衝的敏感沿也都應一致。

因此,所有觸發器的狀態變換的時間不存在差異或差異極小。

在時鐘脈衝兩次作用的間隔期間,從觸發器輸入到狀態輸出的通路被切斷,即使此時輸入信號發生變化,也不會改變各觸發器的輸出狀態,所以很少發生輸出不穩定的現象。

更重要的是,其電路的狀態很容易用固定週期的時鐘脈衝邊沿清楚地分離爲序列步進,其中,每一個步進都可以通過輸入信號和所有觸發器的現態單獨進行分析,從而有一套較系統、易掌握的分析和設計方法,電路行爲很容易用HDL來描述。

目前較複雜的時序電路廣泛採用同步時序電路實現,很多大規模可編程期間(包括大規模存儲器)也採用同步時序結構。

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