和朋友聊天時，經常會有人問我你現在從事什麼工作呀?當我說我是從事電源完整性（Power Integrity)和信號完整性（Signal Integrity）性能測試方面的工作的時候，對方總是一臉蒙B的樣子。大多數人對電源完整性和信號完整性方面的東西都知之甚少，很多人甚至是從來都沒有聽說過這些名詞。即使是一些專業人士，有可能瞭解信號完整性，但可能沒有聽說過電源完整性。
我做第一份工作時，開始就先接觸到信號完整性方面的內容。當時我們系統中使用3.125Gbps的Rapid IO(一種串行接口協議)，面臨一些信號完整性方面的問題，我做了大量的學習和測試，瞭解了反射，阻抗匹配，插損，眼圖等諸多信號完整性方面的概念。當時領導也很重視信號完整性方面的工作。直到2010年，也就是我工作的第三個年頭，我纔開始接觸到一些電源完整性方面的工作。當時公司這個方面的技術帶頭人提出了優化PCB板上的去耦電容的理念，主要是優化PCB板上去耦電容的數量和佈局，最終的目的是減少去耦電容的數量（當時板上的去耦電容普遍存在過設計），這樣可以降低單板成本，提高單板的可靠性。現在有幸又從事了芯片的電源完整性方面的測試工作，這裏我就想跟大家來談談什麼是電源完整性。
電流就像是天然氣或者石油，他爲芯片的運行提供能量。電流從電源變換器出來，經過PCB板上的走線，到達芯片管腳，再經過芯片的管腳，封裝，最終到達芯片的Die。實際在芯片的Die上依然存在電源和地信號的走線，通過這些連接，最終將電能輸送到每一個晶體管或者MOS管。我們將輸送電流的這些通道統稱電源傳輸網絡（Power Distribution Network）。這個傳輸網絡需要面臨的一個問題就是傳輸損耗，根據歐姆定律大家知道：?V=I * R。也就是說電源傳輸網絡存在壓降，比如電源轉換器輸出1V的電壓，電流爲1A，如果電源傳輸網絡的阻抗是0.01歐，那麼就會有0.01V的壓降，到達MOS管的電壓最終就是0.99V。這個初中物理課本已經教給我們了這些知識。實際情況要比這個稍微複雜一些，主要是兩個方面：
- 電流的大小不是恆定的，會隨着時間的變化而變化
- 電源傳輸網絡的阻抗不是一個固定值，他是一個頻率的函數。
電流的大小不是恆定的
我們這裏以CMOS電路爲例來說一說CMOS電路的電流。圖1顯示的是經過簡化的CMOS電路圖，該CMOS反相器的所有寄生電容簡化爲一個集總的負載電容。
圖1. 擁有集總輸出電容的CMOS反相器
我們先來說說這個CMOS電路是如何工作的。當CMOS電路的輸入從高電平變爲低電平，則pMOS打開，nMOS管關閉，這時VDD通過pMOS管與輸出連通，對負載Cload進行充電，此時會有一個動態電流。當CMOS管的輸出變爲高電平，Cload充電完成，此時不再會有電流。當CMOS輸入從低電平轉變爲高電平，此時pMOS管關閉，nMOS管打開，輸出通過nMOS管與地連接，對Cload進行放電，形成對地電流。在輸入沒有變化時，幾乎沒有電流消耗（少量的漏電流）。理想狀態下CMOS的電流如圖2所示：
圖2. 理想狀態下CMOS電路的電流變化
而實際的情況比上圖顯示的要糟糕。因爲導電溝道的變化是一個連續的漸進過程，NMOS和PMOS並不是理想開關，在實際過程中會存在階段，PMOS和NMOS同時打開，這是VDD與GND之間形成一個直接的導電通道。好的一點時，此時NMOS與PMOS的導電溝道寬度都很小，使得此時的電流並不是無限大。一個標準CMOS電路的電流圖如圖3所示。
圖3. 標準CMOS器件電流變化情況
一個芯片可能集成成千上萬的CMOS電路，芯片的電流就會變得更加複雜。我們可以通過一些仿真軟件，得到芯片的更加精確的電流波形。如圖4顯示了一個單核邏輯模塊的電流波形【1】：
圖4. 某單核邏輯單元的電流波形
電源傳輸網絡阻抗隨頻率變化而變化
物理上的趨膚效應使得導線對不同頻率的信號表現出不同的阻抗。其次傳輸網絡上的寄生電容，寄生電感，以及我們人爲設計的去耦電容也使得電源傳輸網絡變爲一個頻率函數。這個問題比較複雜，後續我們可以針對這個問題展開來講。這裏我就大家展示一個典型系統的電源傳輸網絡阻抗【1】，如圖5所示：
圖5. 一個典型系統的電源傳輸網絡阻抗
可以看到在低於300KHz的頻率範圍內，阻抗趨近於一個恆定值，這可以理解爲直流阻抗。當頻率升高，我們會看到比較大的波動，電源傳輸網絡存在一些諧振，在這些諧振頻率，電源傳輸網絡具有較高的阻抗。
PDN網絡的電源噪聲
電源網絡中的變化的電流以及隨着頻率變化的阻抗，最後的結果就是電壓的變化。這些電壓變化通常都是在較高的頻率，爲了區別於電壓直流壓降，我們通常會稱之爲電源噪聲。通常可以通過如下公式計算得出：
圖6展示了一個PDN網絡的阻抗曲線以及某個應用的電流曲線，根據阻抗和電流我們可以得到電壓在頻域的曲線。我們可以通過傅立葉變換得到電源在時域的電源噪聲波形。
圖6. PDN阻抗曲線，電流頻譜以及最終的噪聲頻譜
我們來看一個實例，如圖7所示【4】：
圖7. 一個電源傳輸網絡的動態壓降實例
圖7中左側的系統就可以工作，因爲電源噪聲是在某個幅度範圍以內。而圖7中右側的系統就會有問題，電源噪聲超出了電路的容限，使得系統出現錯誤。
電源傳輸網絡的電源噪聲的基本原理就這麼多。這時或許又有人問題，ok，我的應用即使有電源噪聲，那又怎麼樣？電源噪聲到底會有些什麼影響呢？
PDN電源噪聲會引起抖動，進而影響系統性能
這個需要又回到CMOS電路，對於CMOS電路來說，電壓VDD會影響CMOS電路轉換的快慢【3】，如圖8所示。
圖8. 電源電壓影響CMOS電路的切換速度
這就帶來一個結果，比如對於時鐘電路來說，如果電壓在不斷提高，那麼時鐘的週期會逐漸變短，如果電壓不斷降低，那麼時鐘週期就不斷變長。如圖9所示【4】：
圖9. 在PDN網絡存在噪聲的情況下測得的系統時鐘抖動
這些時鐘週期長度的變化的變化我們就稱之爲抖動。抖動會影響到系統的性能。比如一個芯片在抖動比較低的情況下可以運行在1GHz，但是當抖動比較大時，芯片就只能運行在800MHz，因爲太大的抖動會引起系統時序上的問題。
另外對於接口電路，電源噪聲的影響就更容易理解了。
圖10. PDN噪聲引起信號幅度的變化
如圖10. 所示，當電源噪聲出現在信號的邊沿，如我們之前所說，會引起信號的抖動。如果電源噪聲沒有發生在信號的邊沿，會影響信號的幅度。如果信號幅度變化過大，超過接收電路的判決電平，就會引起接收端電路的誤判。
通過上面的介紹，相信大家對電源完整性應該有了一個基本的認識，其實電源完整性方面的工作還包括很多的細節。隨着芯片速度越來越快，集成度越來越高，電源完整性問題會越加的顯得重要。如果大家有一些電源完整性方面的觀念，在設計自己的芯片或者系統時做好相關的考量，會使得你的系統的性能有更加多的保障。
參考文檔：
- D. Klokotov, “Distributed Modeling and Characterization of On-Chip / System Level PDN and Jitter Impact,” DesignCon 2014, 2014.
- D. Oh, “System level jitter characterization of high speed I/O systems,” in Proceddings of Electromagnetic Compatibility Conference, Aug. 2012, pp. 173-178.
- D. Oh, Y. Shim and G. Chen, "Supply noise induced jitter modeling and optimization for high-speed interfaces," Custom Integrated Circuits Conference (CICC), 2015 IEEE, San Jose, CA, 2015, pp. 1-42.
- Smith, L. D., & Bogatin, E. (2017). Principles of power integrity for PDN design--simplified: Robust and cost effective design for high speed digital products.