和朋友聊天时，经常会有人问我你现在从事什么工作呀?当我说我是从事电源完整性（Power Integrity)和信号完整性（Signal Integrity）性能测试方面的工作的时候，对方总是一脸蒙B的样子。大多数人对电源完整性和信号完整性方面的东西都知之甚少，很多人甚至是从来都没有听说过这些名词。即使是一些专业人士，有可能了解信号完整性，但可能没有听说过电源完整性。
我做第一份工作时，开始就先接触到信号完整性方面的内容。当时我们系统中使用3.125Gbps的Rapid IO(一种串行接口协议)，面临一些信号完整性方面的问题，我做了大量的学习和测试，了解了反射，阻抗匹配，插损，眼图等诸多信号完整性方面的概念。当时领导也很重视信号完整性方面的工作。直到2010年，也就是我工作的第三个年头，我才开始接触到一些电源完整性方面的工作。当时公司这个方面的技术带头人提出了优化PCB板上的去耦电容的理念，主要是优化PCB板上去耦电容的数量和布局，最终的目的是减少去耦电容的数量（当时板上的去耦电容普遍存在过设计），这样可以降低单板成本，提高单板的可靠性。现在有幸又从事了芯片的电源完整性方面的测试工作，这里我就想跟大家来谈谈什么是电源完整性。
电流就像是天然气或者石油，他为芯片的运行提供能量。电流从电源变换器出来，经过PCB板上的走线，到达芯片管脚，再经过芯片的管脚，封装，最终到达芯片的Die。实际在芯片的Die上依然存在电源和地信号的走线，通过这些连接，最终将电能输送到每一个晶体管或者MOS管。我们将输送电流的这些通道统称电源传输网络（Power Distribution Network）。这个传输网络需要面临的一个问题就是传输损耗，根据欧姆定律大家知道：?V=I * R。也就是说电源传输网络存在压降，比如电源转换器输出1V的电压，电流为1A，如果电源传输网络的阻抗是0.01欧，那么就会有0.01V的压降，到达MOS管的电压最终就是0.99V。这个初中物理课本已经教给我们了这些知识。实际情况要比这个稍微复杂一些，主要是两个方面：
- 电流的大小不是恒定的，会随着时间的变化而变化
- 电源传输网络的阻抗不是一个固定值，他是一个频率的函数。
电流的大小不是恒定的
我们这里以CMOS电路为例来说一说CMOS电路的电流。图1显示的是经过简化的CMOS电路图，该CMOS反相器的所有寄生电容简化为一个集总的负载电容。
图1. 拥有集总输出电容的CMOS反相器
我们先来说说这个CMOS电路是如何工作的。当CMOS电路的输入从高电平变为低电平，则pMOS打开，nMOS管关闭，这时VDD通过pMOS管与输出连通，对负载Cload进行充电，此时会有一个动态电流。当CMOS管的输出变为高电平，Cload充电完成，此时不再会有电流。当CMOS输入从低电平转变为高电平，此时pMOS管关闭，nMOS管打开，输出通过nMOS管与地连接，对Cload进行放电，形成对地电流。在输入没有变化时，几乎没有电流消耗（少量的漏电流）。理想状态下CMOS的电流如图2所示：
图2. 理想状态下CMOS电路的电流变化
而实际的情况比上图显示的要糟糕。因为导电沟道的变化是一个连续的渐进过程，NMOS和PMOS并不是理想开关，在实际过程中会存在阶段，PMOS和NMOS同时打开，这是VDD与GND之间形成一个直接的导电通道。好的一点时，此时NMOS与PMOS的导电沟道宽度都很小，使得此时的电流并不是无限大。一个标准CMOS电路的电流图如图3所示。
图3. 标准CMOS器件电流变化情况
一个芯片可能集成成千上万的CMOS电路，芯片的电流就会变得更加复杂。我们可以通过一些仿真软件，得到芯片的更加精确的电流波形。如图4显示了一个单核逻辑模块的电流波形【1】：
图4. 某单核逻辑单元的电流波形
电源传输网络阻抗随频率变化而变化
物理上的趋肤效应使得导线对不同频率的信号表现出不同的阻抗。其次传输网络上的寄生电容，寄生电感，以及我们人为设计的去耦电容也使得电源传输网络变为一个频率函数。这个问题比较复杂，后续我们可以针对这个问题展开来讲。这里我就大家展示一个典型系统的电源传输网络阻抗【1】，如图5所示：
图5. 一个典型系统的电源传输网络阻抗
可以看到在低于300KHz的频率范围内，阻抗趋近于一个恒定值，这可以理解为直流阻抗。当频率升高，我们会看到比较大的波动，电源传输网络存在一些谐振，在这些谐振频率，电源传输网络具有较高的阻抗。
PDN网络的电源噪声
电源网络中的变化的电流以及随着频率变化的阻抗，最后的结果就是电压的变化。这些电压变化通常都是在较高的频率，为了区别于电压直流压降，我们通常会称之为电源噪声。通常可以通过如下公式计算得出：
图6展示了一个PDN网络的阻抗曲线以及某个应用的电流曲线，根据阻抗和电流我们可以得到电压在频域的曲线。我们可以通过傅立叶变换得到电源在时域的电源噪声波形。
图6. PDN阻抗曲线，电流频谱以及最终的噪声频谱
我们来看一个实例，如图7所示【4】：
图7. 一个电源传输网络的动态压降实例
图7中左侧的系统就可以工作，因为电源噪声是在某个幅度范围以内。而图7中右侧的系统就会有问题，电源噪声超出了电路的容限，使得系统出现错误。
电源传输网络的电源噪声的基本原理就这么多。这时或许又有人问题，ok，我的应用即使有电源噪声，那又怎么样？电源噪声到底会有些什么影响呢？
PDN电源噪声会引起抖动，进而影响系统性能
这个需要又回到CMOS电路，对于CMOS电路来说，电压VDD会影响CMOS电路转换的快慢【3】，如图8所示。
图8. 电源电压影响CMOS电路的切换速度
这就带来一个结果，比如对于时钟电路来说，如果电压在不断提高，那么时钟的周期会逐渐变短，如果电压不断降低，那么时钟周期就不断变长。如图9所示【4】：
图9. 在PDN网络存在噪声的情况下测得的系统时钟抖动
这些时钟周期长度的变化的变化我们就称之为抖动。抖动会影响到系统的性能。比如一个芯片在抖动比较低的情况下可以运行在1GHz，但是当抖动比较大时，芯片就只能运行在800MHz，因为太大的抖动会引起系统时序上的问题。
另外对于接口电路，电源噪声的影响就更容易理解了。
图10. PDN噪声引起信号幅度的变化
如图10. 所示，当电源噪声出现在信号的边沿，如我们之前所说，会引起信号的抖动。如果电源噪声没有发生在信号的边沿，会影响信号的幅度。如果信号幅度变化过大，超过接收电路的判决电平，就会引起接收端电路的误判。
通过上面的介绍，相信大家对电源完整性应该有了一个基本的认识，其实电源完整性方面的工作还包括很多的细节。随着芯片速度越来越快，集成度越来越高，电源完整性问题会越加的显得重要。如果大家有一些电源完整性方面的观念，在设计自己的芯片或者系统时做好相关的考量，会使得你的系统的性能有更加多的保障。
参考文档：
- D. Klokotov, “Distributed Modeling and Characterization of On-Chip / System Level PDN and Jitter Impact,” DesignCon 2014, 2014.
- D. Oh, “System level jitter characterization of high speed I/O systems,” in Proceddings of Electromagnetic Compatibility Conference, Aug. 2012, pp. 173-178.
- D. Oh, Y. Shim and G. Chen, "Supply noise induced jitter modeling and optimization for high-speed interfaces," Custom Integrated Circuits Conference (CICC), 2015 IEEE, San Jose, CA, 2015, pp. 1-42.
- Smith, L. D., & Bogatin, E. (2017). Principles of power integrity for PDN design--simplified: Robust and cost effective design for high speed digital products.