關於上拉下拉電阻20190611

1、今天調試一個信號波形在FPGA未完成啓動時仍有一個1.58S的2.2V的電壓，最後發現該FPGA芯片輸出管腳的信號用了一個10K的下拉電阻，10K的下拉電阻屬於弱下拉，就是如果FPGA內部有上拉電阻，但是這個電阻可能只有1K~4.7K，那麼，輸出的就不是低電平，而是一個分壓值（我的板子是2.2V）

2、還有就是單片機輸出信號給FPGA，沒有上下拉電阻，導致單片機復位期間（從站沒有和主站通訊期間）該管腳輸出爲2.2V左右，沒有得到理想的低電平，如果是芯片間的信號，就是交互信號，一定要明白這個信號的工作電平和失效電平，復位期間應該使這個電平處於失效狀態，防止誤輸出。