前半部分轉自http://www.cnblogs.com/Mrseven/articles/2247657.html。
基礎知識：verilog 不可綜合語句
（1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有綜合工具都不支持的結構：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的結構：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可綜合模型的原則
要保證Verilog HDL賦值語句的可綜合性，在建模時應注意以下要點：
（1）不使用initial。
（2）不使用#10。
（3）不使用循環次數不確定的循環語句，如forever、while等。
（4）不使用用戶自定義原語（UDP元件）。
（5）儘量使用同步方式設計電路。
（6）除非是關鍵路徑的設計，一般不採用調用門級元件來描述設計的方法，建議採用行爲語句來完成設計。
（7）用always過程塊描述組合邏輯，應在敏感信號列表中列出所有的輸入信號。
（8）所有的內部寄存器都應該能夠被複位，在使用FPGA實現設計時，應儘量使用器件的全局復位端作爲系統總的復位。
（9）對時序邏輯描述和建模，應儘量使用非阻塞賦值方式。對組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。但在同一個過程塊中，最好不要同時用阻塞賦值和非阻塞賦值。
（10）不能在一個以上的always過程塊中對同一個變量賦值。而對同一個賦值對象不能既使用阻塞式賦值，又使用非阻塞式賦值。
（11）如果不打算把變量推導成鎖存器，那麼必須在if語句或case語句的所有條件分支中都對變量明確地賦值。
（12）避免混合使用上升沿和下降沿觸發的觸發器。
（13）同一個變量的賦值不能受多個時鐘控制，也不能受兩種不同的時鐘條件（或者不同的時鐘沿）控制。
（14）避免在case語句的分支項中使用x值或z值。
在synplify_pro中綜合的結果：
（1）initial 不可綜合。提示錯誤信息是Assignment target <buffer> must be of type reg, genvar, or logic。
（2）enent。
在testbench中，可以使用event變量觸發事件。
event變量聲明爲：
event var;
event觸發爲：
->var;
捕獲觸發爲：
@(var);
實例代碼如下：
module hardreg_top(d,q,clk);
input d,clk;
output q;
reg q;
event end_first_pass;// ---------------1
always@(end_first_pass)
q = d;// ----------------2
always@(posedge clk)
->end_first_pass; //----------------3
endmodule
不可綜合，提示Synthesis of event variable end_first_pass is not supported yet。
（3）real ：實數變量。
不可綜合 。提示：Synthesis of real X is not supported yet
（4）time ：$time 顯示系統時間
綜合的時候不提示錯誤，可以出結果。但是time對綜合出的結果沒有影響。
因爲time在仿真時，它的功能是由你的電腦自身的軟件資源和硬件資源提供的，並不是由你設計的東西提供的，綜合的時候，不可能把你的整個電腦都綜合進去。
（5）force 和 release
force 和 release 用於寄存器類型和網絡連接類型（例如：門級掃描寄存器的輸出）的強制賦值，強制改寫其它地方的賦值。
initial begin
# 10 force top.dut.counter.scan_reg.q=0;
# 20 release top.dut.counter.scan_reg.q;
end
在以上兩個例子中，在10到20 這個時間段內，網絡或寄存器類型的信號被強制賦值，而別處對該變量的賦值均無效。
force的賦值優先級高於assign。
如果先使用assign，再使用force對同一信號賦值，則信號的值爲force所賦 的值。
不可綜合。 提示：Expecting endmodule。
（6）assign 和deassign
assign和deassign 適用於對寄存器類型的信號（例如：RTL級上
的節點或測試模塊中在多個地方被賦值的信號）進行賦值。
不可綜合。提示：Expecting endmodule。
（7）fork join
應該不可綜合，但是我測試的結果是可以綜合，例子如下：
module test(
d1,
clk,
q1,
q2
);
input d1,clk;
output q1;
output q2;
reg q1,q2;
always @ (posedge clk)
fork
q1 = d1;
q2 = q1;
join
endmodule
綜合結果爲：
`timescale 100 ps/100 ps
module test (
d1,
clk,
q1,
q2
)
;
input d1 ;
input clk ;
output q1 ;
output q2 ;
wire d1 ;
wire clk ;
wire q1 ;
wire q2 ;
wire GND ;
wire VCC ;
wire d1_c ;
wire clk_c ;
wire q1_c ;
wire q2_c ;
GSR GSR_INST (
.GSRI(VCC)
);
// @5:8
IBUF d1_ibuf (
.O(d1_c),
.I(d1)
);
// @5:8
IBUF clk_ibuf (
.O(clk_c),
.I(clk)
);
// @5:11
OBUF q1_obuf (
.O(q1),
.I(q1_c)
);
// @5:11
OBUF q2_obuf (
.O(q2),
.I(q2_c)
);
// @5:13
DFF q2_Z (
.Q(q2_c),
.D(q1_c),
.CLK(clk_c)
);
// @5:13
DFF q1_Z (
.Q(q1_c),
.D(d1_c),
.CLK(clk_c)
);
GND GND_cZ (
.G(GND)
);
VCC VCC_cZ (
.V(VCC)
);
endmodule /* test */
其中的原因暫時還沒發現。應當避免使用這種情況。
（8）敏感列表裏同時帶有posedge和negedge
不可綜合。提示：posedge and negedge of the same single is not allowed
（9）同一個reg變量被多個always塊驅動
不可綜合。提示：Only one always block can assign a given variable X。
（10）延時
可以綜合，但是延時對結果沒有影響。
（11）defparam
這個測試之後是可以綜合的。因此，前面說不可綜合是不正確的。
(12)UDP ：用戶自定義元件
例如：
primitive tmp (O, I0, I1, S);
output O;
input I0, I1, S;
table
// I0 I1 S O
0 ? 0 : 0 ;
1 ? 0 : 1 ;
x ? 0 : x ;
? 0 1 : 0 ;
? 1 1 : 1 ;
? x 1 : x ;
0 0 x : 0 ;
0 1 x : x ;
1 0 x : x ;
1 1 x : 1 ;
? x x : x ;
x ? x : x ;
endtable
endprimitive
不可綜合。提示：can't synthesis UDP primatives。
（13）wait
不可綜合。提示：expecting endmodule
（14）casex,casez
可綜合
今天測試了這麼多，以後再補充。
posted on 2014-10-27 16:45 矮油~ 閱讀(...) 評論(...) 編輯 收藏
<p id="footer">
Powered by:
<br />