FPGA網表

首先聲明不是HDL語言裏面的東西，而是綜合工具裏面的東西~~

綜合的概念就是你寫的是verilog代碼。但是他只是代碼。其實不起到任何作用，只是做了這個模塊的行爲級的描述。但是電腦對verilog不能直接識別。所以要通過編譯器和綜合工具進行翻譯。編譯器檢查你的語法錯誤，以及初步邏輯功能的檢查。然後綜合工具將對應的設計轉化成“網表”。

真正將你的HDL代碼變爲可用的電路過程如下：
xilinx的步驟synphysize（綜合） translate（註譯），map（映射），和place and route（佈局佈線）
altera的步驟爲complie（編譯）synphysize（綜合） fitter（佈線）

綜合以後生成的就爲網表文件。這個文件只是一個電路的雛形，這步完成以後你可以看到RTL（寄存器傳輸級）電路。也可以看到technology 電路。兩者區別等你看到就很快明白。這兩張圖片是對網表的一種直觀的顯示。也就是綜合器最後綜合出了你的邏輯電路。放在網表文件中。

注意：到網表層時，你的HDL語言已經無用，這個時候需要用綜合器生成的網表文件來做下面的步驟。也就是說，你的語言已經轉化成電路了！！！下面步驟就是把電路移植到fpga上面了！！！！！

轉化成電路以後：下面的步驟是根據不同的FPGA來具體的細化這張網表。比如說工具可以具體的算出某個信號的延遲是多少。其中包括多少的走線延遲和多少的組合邏輯延遲。然後最後根據FPGA的內部結構決定把這個門放到哪裏。這個就是place&route。

到此，你就生成了一個真正的邏輯電路了，然後麼。。呼呼~~生成個下載文件，你的FPGA或者CPLD就可以跑起來了。