之前已用74160爲核心部件設計過①60進制加法計數電路②24進制加法計數電路, 且使用的方法爲ENT引腳設計法+同步置數法. 這裏很有必要再次提及上述兩種方法組合使用的優點: ①使用ENT引腳設計法級聯兩片74160, 可使數字顯示在(比如)09->10時保持變化的一致性, ②使用同步置數法設定計數最大值, 可使數字顯示在(比如)23->00時保持變化的一致性. 當然, 凡事都沒有絕對的好與壞: 當使用同步置數法設計電路後, 我們會發現LOAD引腳已被佔用, 若日後考慮加入"修改時間"模塊, 那工作將會變得複雜. 後面我會和大家分享該如何採用定性分析的真值表法來完成這較爲複雜的控制信號部分.
相比之前和大家分享的博文來說, 下面的60進制加法計數電路和24進制加法計數電路都加入了進位輸出部分: ①秒計數部分和分計數部分都爲60進制加法計數電路, 既然是60進制加法計數電路, 那麼其最大狀態應爲59, 對應的8421碼爲 0101 1001, 所以進位輸出變量將低位74160的QD、QA和高位74160的QC、QA分別引出, 接到四輸入與門(這裏只有二輸入與門7408N, 所以需要三片7408N依次連接實現)的四個輸入端即可, 其輸出即爲60進位加法計數電路的進位輸出. ②時計數部分爲24進制加法計數電路, 既然是24進制加法計數電路, 那麼其最大狀態應爲23, 對應的8421碼爲 0010 0011, 所以進位輸出變量將低位74160的QB、QA和高位74160的QB分別引出, 接入三輸入與門(這裏只有二輸入與門7408N, 所以需要兩片7408N依次連接實現)的三個輸入端即可, 其輸出即爲24進制加法計數電路的進位輸出.
此處將分計數部分的ENT引腳接到秒計數部分的進位輸出引腳, 這一想法來源於用ENT引腳設計法接成100/1000進制加法計數電路. 採用ENT引腳設計法級聯而成的電路, 其顯示穩定性比採用RCO-CLK引腳級聯法設計而成的電路要好, 特別是在低位向高位進位時.
寫到這裏, 我感到很有必要再次強調N進制加法計數電路的進位輸出Y是如何設定的: 若統一採用上升沿觸發的方式, 那麼當且僅當電路狀態到達最大時(比如60進制加法計數電路到達狀態59時), 其進位輸出Y爲高電平(其餘狀態對應的進位輸出Y均爲低電平). 若想採用RCO-CLK引腳級聯法設計電路, 那麼將低位的進位輸出Y通過一級非門連接至高位的CLK引腳即可; 若想採用ENT引腳設計法來設計電路, 那麼將低位的進位輸出Y直接連接到高位的ENT引腳即可(高位的ENP引腳爲高電平). (讀者若不能充分理解ENT/ENP引腳的使用方法, 須回過頭去複習74160的使用) (對於某一模塊的設計來說, 採用ENT設計法級聯74160的最大計數範圍爲0~999, 即最多隻能採用三片級聯的方式)
對於74160的使用十分重要, 讀者應多多設計, 並仔細推敲其中的奧妙.
