Clock （差分信號，CLK和nCLK）爲時鐘信號 （同一個rank共用）
CKE 時鐘信號使能 （同一個rank共用）
RAS 爲行選通信號，低電平時，內存會讀取行地址。 （同一個rank共用）
CAS 爲列選通信號，低電平時，內存會讀取列地址。 （同一個rank共用）
Address 爲地址線，行列地址複用地址線。 （同一個rank共用）
DQ 爲數據線。 （同一個rank並列）
WE 寫或讀 （同一個rank共用）
DQS （差分信號，DQS和nDQS）因爲，DDR內存在一個時鐘週期中要讀寫兩個數據位，也就是說在一個時鐘週期的高電平和
低電平要分別 （同一個rank不共用）
讀寫一個數據位，那麼就沒法使用時鐘信號的上升沿或下降沿來區分一個數據位什麼時候準備好，什麼時候可以讀寫。
因此，在DDR內存中，DQS它的功能主要用來在一個時鐘週期內準確的區分出每個傳輸週期。
DM 數據掩碼 （同一個rank不共用）
CS 片選 （同一個rank共用）
延遲鎖定迴路（DLL）
DDR SDRAM 對時鐘的精確性有着很高的要求，而 DDR SDRAM 有兩個時鐘，一個是外部的總線時鐘，一個是內部的工作時鐘，在理論上 DDR SDRAM 這兩個時鐘應該是同步的，但由於種種原因，如溫度、電壓波動而產生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩定的情況.
