目錄
一、STA分析基礎
數據傳輸延時 <= 時間傳輸延時 + 時鐘週期 - 建立時間
Tclk1 + Tco + Tcomb_logic + Tnet <= Tclk2 + Tperiod - Tsu
即：
Tskew+ Tperiod - Tsu - Tco - Tcomb_logic - Tnet >= 0
進一步得到時鐘週期要求：
Tperiod >= Tsu + Tco + Tcomb_logic + Tnet - Tskew
Tsu 、 Tco主要由具體器件工藝決定，而Tnet 、Tskew影響較小。因此影響時鐘速度的主要因素爲組合邏輯延遲Tcomb_logic
二、系統時鐘速度提升策略——流水設計
同步電路的速度是指同步系統時鐘的速度，同步時鐘愈快，電路處理數據的時間間隔越短，電路在單位時間內處理的數據量就愈大。
由上： Tperiod >= Tsu + Tco + Tcomb_logic + Tnet - Tskew
提升同步電路速度的關鍵在於縮短組合邏輯延遲。由於一般同步電路要使電路穩定工作，時鐘週期必須滿足最大延時要求。故只有縮短最長延時路徑，才能提高電路的工作頻率。可以將較大的組合邏輯分解爲較小的N塊，通過適當的方法平均分配組合邏輯，然後在中間插入觸發器，並和原觸發器使用相同的時鐘，就可以避免在兩個觸發器之間出現過大的延時，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂"流水線"技術的基本設計思想，即原設計速度受限部分用一個時鐘週期實現，採用流水線技術插入觸發器後，可用N個時鐘週期實現，因此係統的工作速度可以加快，吞吐量加大。注意，流水線設計會在原數據通路上加入延時，另外硬件面積也會稍有增加。
流水線思想：
將組合邏輯系統地分割，並在各個部分之間插入寄存器，並暫存中間數據的方法，目的是將一個大操作分解成若干個小的操作，每一步小操作的時間較小，所以能提高頻率，各小操作能並行執行，所以能提高數據吞吐率，提高處理速度。
三、補充——STA保持時間分析
數據傳輸延時 >= 時間傳輸延時 + 保持時間
Tclk1 + Tco + Tcomb_logic + Tnet >= Tclk2 + Th
即：
Tclk1 - Tclk2 + Tco + Tcomb_logic + Tnet - Th >= 0
-Tskew + Tco + Tcomb_logic + Tnet - Th>= 0