實驗一:四選一選擇器
// module test3, 選擇器（mux）的代碼，
module test3(
IN0 , // input 1
IN1 , // input 2
IN2 , // input 3
IN3 , // input 4
SEL1 , // select
SEL2 ,
OUT ); // out data
parameter WL = 16; // 輸入輸出數據信號位寬
input [WL-1:0] IN0, IN1, IN2, IN3;// 選擇器的兩個輸入數據信號
input SEL1,SEL2; // 通道選通的控制信號
output[WL-1:0] OUT; // 選擇器的輸入數據信號
reg [WL-1:0] OUT;
// 生成組合邏輯的代碼
always @ (IN0 or IN1 or IN2 or IN3 or SEL1 or SEL2) begin
if(SEL1==0 && SEL2==0) // SEL爲1 選擇輸入1
OUT = IN0;
else if(SEL1==1 && SEL2==0)
OUT = IN1;
else if(SEL1==0 && SEL2==1) // SEL爲0 選擇輸入0
OUT = IN2;
else
OUT = IN3;
end
endmodule
// endmodule top
時序圖：
編碼得出的二選一選擇器結構：
二選一選擇器消耗資源：
編碼得出的四選一選擇器結構
四選一選擇器消耗資源：
實驗二：4x4交叉選擇器
代碼：
// module top, a 2x2 crossbar switch circuit
module test4(
IN0 , // input 1
IN1 , // input 2
IN2 , // input 3
IN3 , // input 4
SEL0 , // select the output0 source
SEL1 , // select the output1 source
SEL2 , // select the output2 source
SEL3 , // select the output3 source
OUT0 , // output data 0
OUT1 ,
OUT2 ,
OUT3 ,
); // output data 1
parameter WL = 16;
input [WL-1:0] IN0, IN1, IN2, IN3;
input SEL0, SEL1, SEL2, SEL3;
output[WL-1:0] OUT0, OUT1, OUT2, OUT3;
reg [WL-1:0] OUT0, OUT1, OUT2, OUT3;
// get the OUT0
always @ (IN0 or IN1 or IN2 or IN3 or SEL0 or SEL1) begin
if(SEL0==0 && SEL1==0)
OUT0 = IN0;
else if(SEL0==1 && SEL1==0)
OUT0 = IN1;
else if(SEL0==0 && SEL1==1)
OUT0 = IN2;
else
OUT0 = IN3;
end
// get the OUT1
always @ (IN0 or IN1 or IN2 or IN3 or SEL1 or SEL2) begin
if(SEL1==0 && SEL2==0)
OUT1 = IN0;
else if(SEL1==1 && SEL2==0)
OUT1 = IN1;
else if(SEL1==0 && SEL2==1)
OUT1 = IN2;
else
OUT1 = IN3;
end
// get the OUT2
always @ (IN0 or IN1 or IN2 or IN3 or SEL2 or SEL3) begin
if(SEL2==0 && SEL3==0)
OUT2 = IN0;
else if(SEL2==1 && SEL3==0)
OUT2 = IN1;
else if(SEL2==0 && SEL3==1)
OUT2 = IN2;
else
OUT2 = IN3;
end
// get the OUT1
always @ (IN0 or IN1 or IN2 or IN3 or SEL0 or SEL3) begin
if(SEL0==0 && SEL3==0)
OUT3 = IN0;
else if(SEL0==1 && SEL3==0)
OUT3 = IN1;
else if(SEL0==0 && SEL3==1)
OUT3 = IN2;
else
OUT3 = IN3;
end
endmodule
// endmodule top
4x4選擇器消耗資源
2X2選擇器消耗資源
RTL結構圖
實驗三：8輸入優先編碼器
設計8輸入優先編碼器只需要對4輸入優先編碼器進行簡單的修改，代碼如下：
// module top, 4 input priority encoder with zero input check
module test5(
IN , // input
OUT ); // output
input [7:0] IN;
output[3:0] OUT;
reg [2:0] OUT;
// get the OUT
always @ (IN) begin
if(IN[7]) // 第一優先
OUT = 4'b0111;
else if(IN[6]) // 第二優先
OUT = 4'b0110;
else if(IN[5]) // 第三優先
OUT = 4'b0101;
else if(IN[4]) // 第四優先
OUT = 4'b0100;
else if(IN[3]) // 第四優先
OUT = 4'b0011;
else if(IN[2]) // 第四優先
OUT = 4'b0010;
else if(IN[1]) // 第四優先
OUT = 4'b0001;
else if(IN[0]) // 第四優先
OUT = 4'b0000;
else // 什麼都沒有檢測到
OUT = 4'b1111; // 輸出值可自定義，不和上面的輸出值混淆即可
end
endmodule
時序圖：
其RTL圖如下：
實驗四：4-16譯碼器、
代碼：
// module top, 4 input priority encoder with zero input check
module test6(
IN , // input
OUT ); // output
input [3:0] IN;
output[15:0] OUT;
reg [15:0] OUT;
// get the OUT
always @ (IN) begin
case(IN)
4'b0000: OUT = 16'b0000_0000_0000_0001;
4'b0001: OUT = 16'b0000_0000_0000_0010;
4'b0010: OUT = 16'b0000_0000_0000_0100;
4'b0011: OUT = 16'b0000_0000_0000_1000;
4'b0100: OUT = 16'b0000_0000_0001_0000;
4'b0101: OUT = 16'b0000_0000_0010_0000;
4'b0110: OUT = 16'b0000_0000_0100_0000;
4'b0111: OUT = 16'b0000_0000_1000_0000;
4'b1000: OUT = 16'b0000_0001_0000_0000;
4'b1001: OUT = 16'b0000_0010_0000_0000;
4'b1010: OUT = 16'b0000_0100_0000_0000;
4'b1011: OUT = 16'b0000_1000_0000_0000;
4'b1100: OUT = 16'b0001_0000_0000_0000;
4'b1101: OUT = 16'b0010_0000_0000_0000;
4'b1110: OUT = 16'b0100_0000_0000_0000;
4'b1111: OUT = 16'b1000_0000_0000_0000;
// full case 不需要寫default，否則一定要有default
endcase
end
endmodule
3-8譯碼器的資源開銷：
4-16譯碼器的資源開銷：
RTL圖：
實驗五：加法器
代碼如下：
module test7(
IN1 ,
IN2 ,
OUT );
input[3:0] IN1, IN2;
output[3:0] OUT;
reg[3:0] OUT;
always@(IN1 or IN2) begin // 生成組合邏輯的always 塊
OUT = IN1 + IN2;
end
endmodule
波形仿真圖如下：
從波形仿真圖中可以看出，從00變化到11並不能做到同時反轉，存在過渡過程01。
00變成11與00變成10相比，後者的過渡過程偏多。
不難看出，如果輸入輸出信號寬度都爲4比特，輸出結果的大小會溢出導致結果錯誤。
如果將輸入信號的位寬改爲8比特，輸出延遲會增大。例如當輸入信號位寬爲4比特時，輸出延遲爲1ns左右，改爲8比特後衛2ns左右。
實驗六：補碼加法器
補碼加法器代碼與加法器相同。
可以看出當兩數相加大於等於0時能夠得到正確的數值結果。
增加位寬後延時加大。
實驗七：帶流水線的加法器
代碼：
module test9(
IN1 ,
IN2 ,
CLK ,
OUT );
input [3:0] IN1, IN2;
input CLK;
output [4:0] OUT;
reg [3:0] in1_d1R, in2_d1R;
reg [4:0] adder_out, OUT;
always@(posedge CLK) begin // 生成D觸發器的always塊
in1_d1R <= IN1;
in2_d1R <= IN2;
OUT <= adder_out;
end
always@(in1_d1R or in2_d1R) begin // 生成組合邏輯的always 塊
adder_out = in1_d1R + in2_d1R;
end
endmodule
一級流水線的延時低於無流水線的加法器。
實驗八：雙流水線加法器
代碼：
module test11(
IN1 ,
IN2 ,
CLK ,
OUT ,
SUM);
input [7:0] IN1, IN2;
input CLK;
output OUT;
output [7:0] SUM;
reg [3:0] in1_d1R, in2_d1R,B;
reg A;
reg OUT;
reg [7:0]SUM;
always@(posedge CLK) begin // first line
{A,B}=IN1[3:0] + IN2[3:0];
in1_d1R = IN1[7:4];
in2_d1R = IN2[7:4];
end
always@(posedge CLK) begin // second line
{OUT,SUM[7:4]} =in1_d1R + in2_d1R + A;
SUM[3:0]=B;
end
endmodule
RTL圖：
輸出的時序圖：
實驗九：乘法器
輸入位寬爲8的乘法器輸出時序圖：
採用不包含硬件乘法器的FPGA芯片的資源開銷，相應的8位加法器開銷如下所示
實驗十：計數器
多種信號控制計數器，其中同步清零CLR的優先級最高，使能EN次之，LOAD最低，代碼如下：
//////////////////// 計數器代碼 /////////////////////////
module test13(
RST , // 異步復位， 高有效
CLK , // 時鐘，上升沿有效
EN , // 輸入的計數使能，高有效
CLR , // 輸入的清零信號，高有效
LOAD , // 輸入的數據加載使能信號，高有效
DATA , // 輸入的加載數據信號
CNTVAL, // 輸出的計數值信號
OV );// 計數溢出信號，計數值爲最大值時該信號爲1
input RST , CLK , EN , CLR , LOAD ;
input [3:0] DATA ;
output [3:0] CNTVAL;
output OV;
reg [3:0] CNTVAL, cnt_next;
reg OV;
// 電路編譯參數，最大計數值
parameter CNT_MAX_VAL = 9;
// 組合邏輯，生成cnt_next
// 計數使能最優先，清零第二優先，加載第三優先
always @(EN or CLR or LOAD or DATA or CNTVAL) begin
if(CLR) begin // 清零有效
cnt_next = 0;
end
else begin //qingling wuxiao
if(EN) begin // 使能有效
// 使能有效，清零和加載都無效，根據當前計數值計算下一值
if(CNTVAL < CNT_MAX_VAL) begin // 未計數到最大值， 下一值加1
cnt_next = CNTVAL + 1'b1;
end
else begin // 計數到最大值，下一計數值爲0
cnt_next = 0;
end
end
else begin
if(LOAD) begin // 加載有效
cnt_next = DATA;
end
else begin // 加載無效，正常計數
cnt_next = CNTVAL;
end
end // else EN
end // if clr
end
// 時序邏輯 更新下一時鐘週期的計數值
// CNTVAL 會被編譯爲D觸發器
always @ (posedge CLK or posedge RST) begin
if(RST)
CNTVAL <= 0;
else
CNTVAL <= cnt_next;
end
// 組合邏輯，生成OV
always @ (CNTVAL) begin
if(CNTVAL == CNT_MAX_VAL)
OV = 1;
else
OV = 0;
end
endmodule
///
產生的波形圖如下圖所示：
實驗十一：狀態機
代碼：
//////////////////// 三段式狀態機代碼 /////////////////////////
module test10(
CLK , // clock
RST , // reset
CENT1IN , // input 1 shuju
TINOUT ,
EN); // output 1
input CLK ;
input RST ;
input CENT1IN ;
input EN ;
output TINOUT ;
parameter ST_0_CENT = 0;
parameter ST_1_CENT = 1;
parameter ST_2_CENT = 2;
parameter ST_3_CENT = 3;
parameter ST_4_CENT = 4;
reg [2:0]stateR ;
reg [2:0]next_state ;
reg TINOUT ;
// calc next state
always @ (CENT1IN or stateR or EN) begin
case (stateR)
ST_0_CENT :begin if(CENT1IN && EN) next_state = ST_1_CENT ; else next_state = ST_0_CENT; end
ST_1_CENT :begin if(CENT1IN && EN) next_state = ST_0_CENT ; else next_state = ST_2_CENT; end
ST_2_CENT :begin if(CENT1IN && EN) next_state = ST_3_CENT ; else next_state = ST_0_CENT; end
ST_3_CENT :begin if(CENT1IN && EN) next_state = ST_4_CENT ; else next_state = ST_2_CENT; end
ST_4_CENT :begin next_state = ST_0_CENT; end
endcase
end
// calc output
always @ (stateR) begin
if(stateR == ST_4_CENT)
TINOUT = 1'b1;
else
TINOUT = 1'b0;
end
// state DFF
always @ (posedge CLK or posedge RST)begin
if(RST)
stateR <= ST_0_CENT;
else
stateR <= next_state;
end
endmodule
//
生成的狀態圖：
實驗十二：並串轉換器
代碼：
module test30 (
pdin,
sdout,
en,
width_sw,
clk,
rstn
);
input [7:0] pdin; //
output sdout;
input en;
input width_sw;
input clk;
input rstn;
////////////////////////////////////////////////////////////////
reg [6:0] tmp; //
reg sdout;
always @ ( posedge clk or negedge rstn )
if ( !rstn )
{tmp, sdout} <= 0;
else
if ( en ) // start p2s
{tmp, sdout} <= pdin;
else
begin
if( width_sw )
{tmp, sdout} <= {1'b0, tmp};
else
{tmp[4:0], sdout} <= {1'b0, tmp[4:0]};
end
////////////////////////////////////////////////////////////////
endmodule