pcb佈線抗干擾原則

 一 電源線佈置：
1、根據電流大小，儘量調寬導線佈線。
2、電源線、地線的走向應與資料的傳遞方向一致。
3、在印製板的電源輸入端應接上10~100μF的去耦電容。
二 地線佈置：
1、數字地與模擬地分開。
2、接地線應儘量加粗，致少能通過3倍於印製板上的允許電流，一般應達2~3mm。
3、接地線應儘量構成死循環迴路，這樣可以減少地線電位差。
三 去耦電容配置：
1、印製板電源輸入端跨接10~100μF的電解電容，若能大於100μF則更好。
2、每個集成芯片的Vcc和GND之間跨接一個0.01~0.1μF的陶瓷電容。如空間不允許，可爲每4~10個芯片配置一個1~10μF的鉭電容。
3、對抗噪能力弱，關斷電流變化大的器件，以及ROM、RAM，應在Vcc和GND間接去耦電容。
4、在單片機復位端“RESET”上配以0.01μF的去耦電容。
5、去耦電容的引線不能太長，尤其是高頻旁路電容不能帶引線。
四 器件配置：
1、時鐘發生器、晶振和CPU的時鐘輸入端應儘量靠近且遠離其它低頻器件。
2、小電流電路和大電流電路儘量遠離邏輯電路。
3、印製板在機箱中的位置和方向，應保證發熱量大的器件處在上方。
五 功率線、交流線和信號線分開走線
功率線、交流線儘量佈置在和信號線不同的板上，否則應和信號線分開走線。
六 其它原則：
1、總線加10K左右的上拉電阻，有利於抗干擾。
2、佈線時各條地址線儘量一樣長短，且儘量短。
3、PCB板兩面的線儘量垂直佈置，防相互干擾。
4、去耦電容的大小一般取C=1/F，F爲數據傳送頻率。
5、不用的管腳通過上拉電阻（10K左右）接Vcc，或與使用的管腳並接。
6、發熱的元器件（如大功率電阻等）應避開易受溫度影響的器件（如電解電容等）。
7、採用全譯碼比線譯碼具有較強的抗干擾性。
    爲扼制大功率器件對微控制器部分數字元元電路的干擾及數字電路對模擬電路的干擾，數字地`模擬地在接向公共接地點時，要用高頻扼流環。這是一種圓柱形鐵氧體磁性材料，軸向上有幾個孔，用較粗的銅線從孔中穿過，繞上一兩圈,這種器件對低頻信號可以看成阻抗爲零,對高頻信號干擾可以看成一個電感..(由於電感的直流電阻較大,不能用電感作爲高頻扼流圈).
    當印刷電路板以外的信號線相連時，通常採用屏蔽電纜。對於高頻信號和數字信號，屏蔽電纜的兩端都接地，低頻模擬信號用的屏蔽電纜，一端接地爲好。
    對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路，應該用金屬罩屏蔽起來。鐵磁屏蔽對500KHz的高頻噪聲效果並不明顯，薄銅皮屏蔽效果要好些。使用鏍絲釘固定屏蔽罩時，要注意不同材料接觸時引起的電位差造成的腐蝕
七　用好去耦電容
    集成電路電源和地之間的去耦電容有兩個作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻噪聲。數字電路中典型的去耦電容值是0.1μF。這個電容的分佈電感的典型值是5μH。0.1μF的去耦電容有5μH的分佈電感，它的並行共振頻率大約在7MHz左右，也就是說，對於10MHz以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用。
    1μF、10μF的電容，並行共振頻率在20MHz以上，去除高頻噪聲的效果要好一些。
    每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10μF左右。最好不用電解電容，電解電容是兩層薄膜捲起來的，這種捲起來的結構在高頻時表現爲電感。要使用鉭電容或聚碳酸酯電容。
    去耦電容的選用並不嚴格，可按C=1/F，即10MHz取0.1μF,100MHz取0.01μF。
    在焊接時去耦電容的引腳要儘量短，長的引腳會使去耦電容本身發生自共振。例如1000pF的瓷片電容引腳長度爲6.3mm時自共振的頻率約35MHz，引腳長12.6mm時爲32MHz。
八　降低噪聲和電磁干擾的經驗
印刷電路板的抗干擾設計原則
1.　可用串個電阻的辦法，降低控制電路上下沿跳變速率。
2.　儘量讓時鐘信號電路周圍的電勢趨近於0，用地線將時鐘區圈起來，時鐘線要儘量短。
3.　I/O驅動電路儘量靠近印製板邊。
4.　閒置不用的門電路輸出端不要懸空，閒置不用的運放正輸入端要接地，負輸入端接輸出端。
5.　儘量用45°折線而不用90°折線, 佈線以減小高頻信號對外的發射與耦合。
6.　時鐘線垂直於I/O線比平行於I/O線干擾小。
6.　元件的引腳要儘量短。
8.　石英晶振下面和對噪聲特別敏感的元件下面不要走線。
9.　弱信號電路、低頻電路周圍地線不要形成電流環路。
10. 需要時，線路中加鐵氧體高頻扼流圈，分離信號、噪聲、電源、地。
印製板上的一個過孔大約引起0.6pF的電容；一個集成電路本身的封裝材料引起2pF~10pF的分佈電容；一個線路板上的接插件，有520μH的分佈電感；一個雙列直插的24引腳集成電路插座，引入4μH~18μH的分佈電感。
一 電源線佈置：
1、根據電流大小，儘量調寬導線佈線。
2、電源線、地線的走向應與資料的傳遞方向一致。
3、在印製板的電源輸入端應接上10~100μF的去耦電容。
二 地線佈置：
1、數字地與模擬地分開。
2、接地線應儘量加粗，致少能通過3倍於印製板上的允許電流，一般應達2~3mm。
3、接地線應儘量構成死循環迴路，這樣可以減少地線電位差。
三 去耦電容配置：
1、印製板電源輸入端跨接10~100μF的電解電容，若能大於100μF則更好。
2、每個集成芯片的Vcc和GND之間跨接一個0.01~0.1μF的陶瓷電容。如空間不允許，可爲每4~10個芯片配置一個1~10μF的鉭電容。
3、對抗噪能力弱，關斷電流變化大的器件，以及ROM、RAM，應在Vcc和GND間接去耦電容。
4、在單片機復位端“RESET”上配以0.01μF的去耦電容。
5、去耦電容的引線不能太長，尤其是高頻旁路電容不能帶引線。
四 器件配置：
1、時鐘發生器、晶振和CPU的時鐘輸入端應儘量靠近且遠離其它低頻器件。
2、小電流電路和大電流電路儘量遠離邏輯電路。
3、印製板在機箱中的位置和方向，應保證發熱量大的器件處在上方。
五 功率線、交流線和信號線分開走線
功率線、交流線儘量佈置在和信號線不同的板上，否則應和信號線分開走線。
六 其它原則：
1、總線加10K左右的上拉電阻，有利於抗干擾。
2、佈線時各條地址線儘量一樣長短，且儘量短。
3、PCB板兩面的線儘量垂直佈置，防相互干擾。
4、去耦電容的大小一般取C=1/F，F爲數據傳送頻率。
5、不用的管腳通過上拉電阻（10K左右）接Vcc，或與使用的管腳並接。
6、發熱的元器件（如大功率電阻等）應避開易受溫度影響的器件（如電解電容等）。
7、採用全譯碼比線譯碼具有較強的抗干擾性。
爲扼制大功率器件對微控制器部分數字元元電路的干擾及數字電路對模擬電路的干擾，數字地`模擬地在接向公共接地點時，要用高頻扼流環。這是一種圓柱形鐵氧體磁性材料，軸向上有幾個孔，用較粗的銅線從孔中穿過，繞上一兩圈,這種器件對低頻信號可以看成阻抗爲零,對高頻信號干擾可以看成一個電感..(由於電感的直流電阻較大,不能用電感作爲高頻扼流圈).
當印刷電路板以外的信號線相連時，通常採用屏蔽電纜。對於高頻信號和數字信號，屏蔽電纜的兩端都接地，低頻模擬信號用的屏蔽電纜，一端接地爲好。
對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路，應該用金屬罩屏蔽起來。鐵磁屏蔽對500KHz的高頻噪聲效果並不明顯，薄銅皮屏蔽效果要好些。使用鏍絲釘固定屏蔽罩時，要注意不同材料接觸時引起的電位差造成的腐蝕
七　用好去耦電容
集成電路電源和地之間的去耦電容有兩個作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻噪聲。數字電路中典型的去耦電容值是0.1μF。這個電容的分佈電感的典型值是5μH。0.1μF的去耦電容有5μH的分佈電感，它的並行共振頻率大約在7MHz左右，也就是說，對於10MHz以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用。
1μF、10μF的電容，並行共振頻率在20MHz以上，去除高頻噪聲的效果要好一些。
每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10μF左右。最好不用電解電容，電解電容是兩層薄膜捲起來的，這種捲起來的結構在高頻時表現爲電感。要使用鉭電容或聚碳酸酯電容。
去耦電容的選用並不嚴格，可按C=1/F，即10MHz取0.1μF,100MHz取0.01μF。
在焊接時去耦電容的引腳要儘量短，長的引腳會使去耦電容本身發生自共振。例如1000pF的瓷片電容引腳長度爲6.3mm時自共振的頻率約35MHz，引腳長12.6mm時爲32MHz。
八　降低噪聲和電磁干擾的經驗
印刷電路板的抗干擾設計原則
1.　可用串個電阻的辦法，降低控制電路上下沿跳變速率。
2.　儘量讓時鐘信號電路周圍的電勢趨近於0，用地線將時鐘區圈起來，時鐘線要儘量短。
3.　I/O驅動電路儘量靠近印製板邊。
4.　閒置不用的門電路輸出端不要懸空，閒置不用的運放正輸入端要接地，負輸入端接輸出端。
5.　儘量用45°折線而不用90°折線, 佈線以減小高頻信號對外的發射與耦合。
6.　時鐘線垂直於I/O線比平行於I/O線干擾小。
6.　元件的引腳要儘量短。
8.　石英晶振下面和對噪聲特別敏感的元件下面不要走線。
9.　弱信號電路、低頻電路周圍地線不要形成電流環路。
10. 需要時，線路中加鐵氧體高頻扼流圈，分離信號、噪聲、電源、地。
印製板上的一個過孔大約引起0.6pF的電容；一個集成電路本身的封裝材料引起2pF~10pF的分佈電容；一個線路板上的接插件，有520μH的分佈電感；一個雙列直插的24引腳集成電路插座，引入4μH~18μH的分佈電感。