FPGA主要由IO资源 / CLB /布线等构成片子，通过在线编程配置不同模块信息来半定制开发设计芯片。目前本人主要从事图像采集这一块。
什么是selectIO，怎么用？
selectIo是fpga中的可配置逻辑输入输出，通过内部搭建不同的电路来适应各类接口。一般通过原语调用，适配输入输出。常用的有串并转换 ISERDESE2、数据延迟 IODELAY、差分转单端BUFDS。
补充介绍：Selectio介绍主要有电气特性/逻辑资源/高级io资源。
电器特性
1、FPGA的bank分为HR bank和HP bank，
HP支持小于1.8V电平的IP标准，HR只支持小于3.3V的电器特性。每个bank都支持输入或输出，及差分模式。并且，每个bank的首尾管教只能作为单端IP。
2、IO资源
ILOGIC：/OLOGIC
就是数据选择器加IDDR（inputDouble data rate）.是数据的输入输出端。可以简单理解外接管教，但是输出后接寄存器缓存，输出后接三态选择。
IDELAY/ODELAY：
信号延迟，可以将信号延迟0-31节，并且每节的延迟精度约为78ps（1/（32*2*fref）参考时钟），也就是说，通过调节tap可以设置以参考时钟/32为单位的时间延迟，该延迟对时钟和数据都有效。
IDELAYCTRL：辅助模块，由该 模块决定延迟精度，参考时钟就是该模块的输入时钟。
3.对IO资源的使用,两个原语模块
ISERDESE2（Input serial-to-parallel converters）和OSERDESE2（output parallel-to-serial converters）模块，通过该模块可以控制IO的下列五个模块。主要包括串行数据输入端、时钟接口、级联接口、数据对齐模块和并行数据输出端
数据对齐操作bitslip
简单来说就是串并转换过程中，因为高速传输信号，尤其是未做同步的数据，可能导致数据之间仍然有时钟间隔，不做对齐处理会默认间隔为零。所以就需要做一个对齐操作。一般情况只需要设置一个对比信号，从而判断信号错了几个周期，再通过bitscrp调整字节位置。
IO_FIFO。数据缓存fifo，不理解。
如题，算是一个整理归纳。计划从io /clb/ 语法/fifo、bram/电路优化/高速信号拓扑/图像采集、图像输出/图像处理/zynq等方面进行逐步整理。