FPGA PLL时钟经 ODDR送到管脚

 

PLL产生的时钟,如果要送出到FPGA 管脚的话,需要经过ODDR,如下图所示。

 

 

 

 

 

 

 

發表評論
所有評論
還沒有人評論,想成為第一個評論的人麼? 請在上方評論欄輸入並且點擊發布.
相關文章