现代集成电路之中，verification 所占用的时间可达到60%-70%左右。其中一种验证就是功能验证，指的是不考虑综合、电路布线之后所带来的电路延迟等等现象，只考虑系统的逻辑正确性的一种验证方式。
目前业界主流的验证方法主要是以UVM（Universal Verification Methodology）为代表的验证方法学，通常使用随机约束的方式，在电路仿真中自动产生受控的随机输入，从而驱动验证电路并完成验证功能。随着UVM的发展和广泛使用，特别是其中SystemVerilog语言加入了面向对象、功能覆盖、随机约束等更加类似软件开发的特性，使得验证平台间模块重用的效率得到提升，编程结构化变好，代码更加灵活。（from https://zhuanlan.zhihu.com/p/35411326）
由于VLSI的复杂性，目前存在meltdown和spectre 现象的出现。
形式化验证和基于电路仿真的验证方法的最根本不同在于，形式化验证并不基于某些给定的输入向量，而是通过数学方法分析、推导并证明某个逻辑功能在给出的边界范围内是否与设计规约完全吻合，若不吻合则会给出一个反例。在上面举的例子中，形式化验证可以从给定的复位状态开始，用数学方法自动探索并覆盖整个状态空间