現代集成電路之中，verification 所佔用的時間可達到60%-70%左右。其中一種驗證就是功能驗證，指的是不考慮綜合、電路佈線之後所帶來的電路延遲等等現象，只考慮系統的邏輯正確性的一種驗證方式。
目前業界主流的驗證方法主要是以UVM（Universal Verification Methodology）爲代表的驗證方法學，通常使用隨機約束的方式，在電路仿真中自動產生受控的隨機輸入，從而驅動驗證電路並完成驗證功能。隨着UVM的發展和廣泛使用，特別是其中SystemVerilog語言加入了面向對象、功能覆蓋、隨機約束等更加類似軟件開發的特性，使得驗證平臺間模塊重用的效率得到提升，編程結構化變好，代碼更加靈活。（from https://zhuanlan.zhihu.com/p/35411326）
由於VLSI的複雜性，目前存在meltdown和spectre 現象的出現。
形式化驗證和基於電路仿真的驗證方法的最根本不同在於，形式化驗證並不基於某些給定的輸入向量，而是通過數學方法分析、推導並證明某個邏輯功能在給出的邊界範圍內是否與設計規約完全吻合，若不吻合則會給出一個反例。在上面舉的例子中，形式化驗證可以從給定的復位狀態開始，用數學方法自動探索並覆蓋整個狀態空間