verilog代碼上電後只執行一次

在我的上一篇帖子（axi stream理解及代碼實驗 ）中，通過看仿真波形圖可以發現，axis-master只發送了一次數據，因爲master的內部信號wire axis_tvalid的值

assign axis_tvalid=((mst_exec_state ==SEND_STREAM) && (read_pointer < NUMBER_OF_OUTPUT_WORDS));的值始終會是0（因爲tx_done<=1的時候read_pointer已經等於 NUMBER_OF_OUTPUT_WORDS）；axis_tvalid始終==0了，而它打一拍之後的總線信號M_AXIS_TVALID當然始終==0了，從而整個axis接口就不會再出現數據傳輸現象了。這給我一個想法，如果以後有一個安全方面的傳理過程，可以通過這樣的邏輯只在上電時執行一次，如果安全通不過則失敗，只有安全檢查通過了才能進行其它邏輯處理。