一 问题
最近在一个项目中，调试SPI的过程中遇到一个问题——接收数据整体向左移了一位（1bit）。SPI数据收发是数据交换，因此接收数据时从第二个字节开始才是有效数据，也就是数据整体向右移一个字节（1byte）。这个问题非常具备典型性，也暴露了笔者自身知识的一些薄弱点。这里做一个总结。
二 根源
这个问题的根源是SPI master和SPI salve的配置出现了差异。具体哪个配置，笔者花费了一些功夫，还是找到了其中的端倪呢。
其实，就是主机从机的CPOL和CPHA配置相反导致的。那么，到底什么是CPOL和CPHA呢？
SPI串行同步时钟可以设置为不同的极性（Clock Polarity ，CPOL）与相位（Clock Phase ，CPHA）。
时钟的极性（CPOL）用来决定在总线空闲时，同步时钟（SCK）信号线上的电位是高电平还是低电平。当时钟极性为0时（CPOL=0），SCK信号线在空闲时为低电平；当时钟极性为1时（CPOL=1），SCK信号线在空闲时为高电平；
时钟的相位（CPHA）用来决定何时进行信号采样。这两个配置一样的时候，就可以解决问题了。STM32 的SPI
接口如下所示:
hspi2.Init.CLKPolarity = SPI_POLARITY_LOW;
hspi2.Init.CLKPhase = SPI_PHASE_1EDGE;
三 概念
1.CPOL极性
先说什么是SCLK时钟的空闲时刻，其就是当SCLK在发送8个bit比特数据之前和之后的状态，
于此对应的，SCLK在发送数据的时候，就是正常的工作的时候，有效active的时刻了。
其英文精简解释为：Clock Polarity = IDLE state of SCK。
SPI的CPOL，表示当SCLK空闲idle的时候，其电平的值是低电平0还是高电平1：
CPOL=0，时钟空闲idle时候的电平是低电平，所以当SCLK有效的时候，就是高电平，就是所谓的active-high；
CPOL=1，时钟空闲idle时候的电平是高电平，所以当SCLK有效的时候，就是低电平，就是所谓的active-low；
2.CPHA相位
首先说明一点，capture strobe = latch = read = sample，都是表示数据采样，数据有效的时刻。
相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，
0对应着第一个边沿，1对应着第二个边沿。对于：
CPHA=0，表示第一个边沿：
对于CPOL=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；
对于CPOL=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；
CPHA=1，表示第二个边沿：
对于CPOL=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；
对于CPOL=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；