原创 LPDDR4的訓練(training)和校準(calibration)--ZQ校準(Calibration)
LPDDR4的ZQ pin, 用來外接一240Ω±1%上拉電阻。LPDDR4將其作爲參考電阻，用來校準DRAM內部的240Ω電阻。因爲芯片內部的240歐電阻是由CMOS構成，由於CMOS的天然特性，造成該電阻會隨着PTV(製程
2020-06-19 08:58:33
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原创 H.265/HEVC視頻編碼標準總結
目錄 1.HEVC的Profiles(檔次)，Levels(級別)，Tier(層) 1.1 HEVC的Profiles(檔次) 1.2 HEVC Levels(級別)和Tiers(層) 2.HEVC的分層結構 2.1 分層結構概述 2.
2020-06-19 08:58:33
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原创 使用CVS仿真的兩個簡單的Makefile
在Linux/Unix下，提交RTL仿真常用的有兩種方法，一個靠perl腳本，一個靠Makefile。當然更多的是將兩者組合到一塊來用。這裏分享下我用過的兩個功能比較簡單的Makefile。 1. 編譯純verilog DUT+T
2020-06-09 19:11:01
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原创 維特比譯碼器(Viterbi Decoder)硬件架構(一)--卷積碼及編解碼算法介紹
1. 卷積碼(convolution code) 卷積碼在無線通信裏用的非常廣泛，通常卷積碼編碼器開始工作前都要進行初始化，按編碼器的初始狀態不同可以分爲兩類： 1.1 末尾補零卷積碼(Tail-bits)： 通常卷積碼編碼器開始工作時都
2020-06-09 19:10:51
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原创 System Verilog LRM 學習筆記 -- 字面常量
1. 整數型字面常量 1.1 整數型字面常量表示方法有兩種： 數字直接表示：會被系統識別爲32bit寬的有符號數。 指定size和進制，如12‘hDBA, 有可選的寬度,（’）, s/S有符號數指示，和數字組成。 默認是無符號數，只有含
2020-06-09 19:10:51
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原创 UVM學習筆記--概覽
使用UVM的第一條原則：驗證平臺中所有的組件均應派生自UVM中的類。 factory機制：必須用宏 uvm_component_utils，uvm_object_utils, uvm_object_utils_begin …
2020-06-09 19:10:51
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原创 LPDDR4的訓練(training)和校準(calibration)--Write Leveling(寫入均衡)
Write Leveling是從DDR3開始引入的概念，爲了解決DQS和CLK的edge alignment的問題。 因爲從DDR3開始採用了新的拓撲結構：fly-by。即多個DRAM放置在PCB上時(或多個die)，地址
2020-02-23 17:34:46
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原创 維特比譯碼器(Viterbi Decoder)硬件架構(三)--硬件結構描述及RTL源代碼
1. 綜述 發展到現在，Viterbi譯碼器的硬件結構以及很成熟了。這裏要描述的Viterbi譯碼器採用了一個成熟的規整化的硬件的硬件架構，可根據配置寄存器來對： LTE,NB-IOT及GSM/GPRS/EDGE中使用的卷積碼進
2019-06-22 04:58:50
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原创 維特比譯碼器(Viterbi Decoder)硬件架構(二)--卷積碼解碼算法
1.網格圖(Trellis Diagram) 網格圖(Trellis Diagram)是卷積解碼用到的概念，是理解解碼過程的基礎。網格圖是由按時間順序排列的狀態結點矩陣， 每一列代表當前時刻的所有狀態，最左側第一列代表初始狀態(t
2019-06-20 05:43:47
原创 UVM學習筆記--寄存器模型 Register Model
文章目錄1.寄存器模型( Register model )簡介2.UVM 寄存器模型的層次結構3. 創建和使用寄存器模型Step1: 對每個寄存器進行定義Step2: 將寄存器放入register block容器中，並加入到對應的
2019-06-16 06:40:09
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原创 UVM學習筆記--phase機制
1.UVM phase 概覽 UVM採用phase機制來自動化運行testbench各個仿真過程。UVM phase支持顯示或隱式的同步方案，運行過程中的線程控制和跳轉。用戶只要把代碼填入對應的phase，這些代碼就會自動在正確的時間執行
2019-06-11 10:53:45
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原创 UVM學習筆記--TLM通信
Table of Contents 1.TLM簡介 2.UVM TLM基本概念 2.1 TLM 通信常用的的三種傳輸：Put/Get/Transport 2.2 TLM 通信中的三種端口：Port，Export，IMP 2.3 Put
2019-06-11 10:53:45
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原创 UVM學習筆記--sequence和sequencer
1. UVM sequence機制的意義 UVM的sequence機制最大的作用就是將test case和testbench分離開來。 對一個項目而言，testbench是相對穩定的框架，而針對各個module要有不同的測試內容，所以具體
2019-06-11 10:53:45
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原创 UVM學習筆記--build_phase的執行順序
文章目錄理解UVM build_phase的執行順序很重要所要建立的UVM樹結構如下：用VCS運行結果如下：從log中看到的component的建立順序總結 理解UVM build_phase的執行順序很重要 雖然明白build_ph
2019-05-11 19:30:58
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