原创 防止信號被編譯器優化

http://www.openhw.org/module/forum/thread-644643-1-1.html          Place the Verilog constraint immediately before the

2020-06-03 05:15:15

原创 一個小問題，百思不得其解

昨天寫的工程，仿真好着，燒到板子上也是好的，今天加了點東西，仿真不合適，但是bit下載進去是好的。。。先記下，解決了以後再補上解決方法；是RTL仿真不可以，報錯說是ip的問題，這個IP是加密過的，   ，，，無法解決synthesis和i

2020-02-23 07:13:43

原创 zynq 的時鐘頻率

Bram在native模式下Performance up to 450MHz，AXI4 interface模式下Performance up to 300 MHz ，PL的時鐘頻率上限應該和PLL的最高輸出是一致的，或者說在PLL輸出最高

2020-02-23 07:13:43

原创 'vivado----fpga硬件調試 (六)----數據導出'

http://blog.csdn.net/wordwarwordwar/article/details/71250159

2020-02-23 07:13:43

原创 xADC

介紹：http://blog.csdn.net/wordwarwordwar/article/details/52906252

2020-02-23 07:13:43

原创 testbench中的顯示、打印任務的使用

原文地址：http://blog.163.com/zdm512@126/blog/static/352824102011626104832274/

2020-02-23 07:13:43

原创 coe

fileID = fopen('路徑\yy_sig.coe','w'); fprintf(fileID,'%s\n%s\n','memory_ini

2020-02-23 07:13:43

原创 擬合

clear; clc; t=90:10:180; y=[xxxxxxxxx]; plot(t,y,'r*') hold on  p=polyfit(

2020-02-23 07:13:43

原创 各種程序學習視頻資料

http://www.cnblogs.com/riic/p/5437995.html

2020-02-23 07:13:43

原创 ISE UCF 寫法

http://blog.sina.com.cn/s/blog_14ecf33430102w5rx.html

2020-02-23 07:13:43

原创 數學實驗

一：MATLAB中數組與矩陣基本操作。 1：生成一個54的魔方矩陣A A=magic(5)   A =         17             24              1              8            

2020-02-23 07:13:43

原创 ise chipscope用法

https://blog.csdn.net/phenixyf/article/details/39054427

2019-03-13 23:41:54 2

原创 dac0832

12腳接地，11腳通過電阻接地，這一點要特別注意

2019-03-10 03:31:32 1

原创 帶通採樣定理

(2*fH)/(m+1)<=fs<=(2*fL)/m； 1、對一個窄帶信號（可能是數字信號（就是高採樣率的信號），也可能是模擬信號）做帶通採樣實質上是對信號在頻域上以fs爲間隔做頻譜的複製操作。1）先以模擬信號的帶通採樣來說：假如信號是3

2018-11-07 04:35:35 2

原创 vivado約束

1、時鐘約束 2、I/O約束 3、時序例外約束 對於multicycle（多週期路徑）的說明：http://www.jinciwei.cn/b132647.html 對於false（不希望被分析的路徑）的說明：https://bl

2018-11-07 04:35:25 1