防止信號被編譯器優化

http://www.openhw.org/module/forum/thread-644643-1-1.html

         Place the Verilog constraint immediately before the module or instantiation .

          Specify the Verilog constraint as follows:

          (* KEEP = “{TRUE|FALSE |SOFT}” *)

 

假如我們要觀察的一個信號cnt：reg   [10:0]  cnt;，那麼就按照文檔中的介紹，要保持此信號不被綜合，則：

    (* KEEP =  “TRUE” *)  reg  [10:0]  cnt ，或者     (* keep=  “true” *)  reg  [10:0]  cnt   

這樣就可以實現ChipScope的觀察而不被優化掉了。類似的VHDL：