原创 VGA顯示--ROM部分
-- Quartus II generated Memory Initialization File (.mif) WIDTH=128; DEPTH
2020-06-20 19:30:39
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原创 基於FPGA的彩色圖像顯示
哎呦呦 斷斷續續調了這麼久 終於調出來了，還是很開心的，雖然很簡單，但是如果沒想到的話還是挺不容易的。 本文的思路是 1 實現與顯示器的接口（VGA or HDMI），本文采用HDMI接口，VGA的接口網上很多，隨便找 2 實現ROM文
2020-06-20 18:30:57
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原创 【xilinx】關於textbench的資料
感謝旁邊的巴基斯坦男給我的資料... Thanks a lot！ Actually test bench code uses the main module as an instant and assigns some values to
2020-06-20 18:30:57
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原创 xilinx cordic IP核的用法- arctan的算法
本文介紹如何使用xilinx的CORDIC覈計算一個arctan的值。 此方法對於梯度運算有着重要的意義。 原理略 環境：xilinx ISE 14.7 cordic 4.0 ISim 首先是IP核的選項設置，如圖： 標註1
2020-05-31 09:38:13
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原创 testbench 數組整理
去掉前三行和後兩列 `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Com
2020-05-31 09:38:13
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原创 姐姐給我推薦的兩個期刊數據庫索引
Scopus：https://www.scopus.com/search/form.uri?display=basic web of science: https://apps.webofknowledge.com/UA_GeneralS
2020-05-31 09:38:13
原创 Matlab處理彩色圖像 RGB888-RGB565
image=imread('E:\64c.bmp'); fr=image(:,:,1); fg=image(:,:,2);fb=image(:,:,
2020-02-24 07:09:37
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原创 keypad 錯誤
always@(posedge CLK or negedge nRESET)beginif(!nRESET)beginendelsebegin if(key_en)begincase (key_value_1)7'b0001_001: k
2020-02-24 07:09:37
原创 FPGA Verilog實現數字鐘2 校時校分蜂鳴器功能
/************************************************ Design by Romy
2020-02-24 07:09:37
原创 時鐘
在大家理解了時鐘和時序邏輯的工作機理後，也就能夠理解爲什麼時鐘信號對於時序邏輯而言是如此的重要。關於時鐘的設計要點，主要有以下幾個方面： ① 避免使用門控時鐘或系統內部邏輯產生的時鐘，多用使能時鐘去替代。（特權同學，版權所有） 門控時鐘或
2020-02-24 07:09:37
原创 基於FPGA的sobel邊緣檢測
這個真是讓我頭疼的問題 雖然這個問題很經典 但是我就是不會啊 以上實現由兩個大神的code可以參考，一個是無雙（http://www.cnblogs.com/oomusou/archive/2008/08/25/verilog_sobel
2020-02-24 07:09:37
原创 Matlab_Marr小波尺度變換圖
多尺度的連續小波變換分解後時間尺度圖 墨西哥Marr小波函數： %delta 小波變換尺度 %N 小波函數的長度 %s 原始信號 %g 原始信號某個尺度下的小波變化係數 function g=Singularity
2020-02-24 07:09:37
原创 XILINX的FPGA的資源
一些關於XILINX的FPGA有用資源的網站 http://www.xilinx.com/support/documentation-navigation/silicon-devices/mature-products/spartan-3
2020-02-24 07:09:37
原创 【圖像處理】FPGA實現linebuffer
我的目的是實現sobel edge detection，linebuffer是其中必不可少的一部分。 linebuffer的實現如下： 1. http://blog.csdn.net/lzy272942518/article/detail
2020-02-24 07:09:37
原创 Verilog 參數化和狀態機
兩種static elaboration的方法 1 參數化 2 generate blocks 1 參數化方法 又藍色框爲實例化寫法 雙參數 2 Generate blocks
2020-02-24 07:09:37