原创 quartus ii 中自動分配管腳的三種方法
quartus ii 中自動分配管腳的三種方法 本文轉載於網絡 1.編寫tcl文件（筆者注，在DK中，編譯handelc的過程中會自動產生一個對應的tcl文件） （1）在Quartus中新建一個Tcl Scripe File，
2020-06-21 17:03:27
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原创 handelc中慎用signal類型變量
signal聲明的變量很特殊，只在被賦值的那個時鐘保持被賦的值，在其他時鐘會變回他的初始值。所以一般對於一些一直隨着時鐘CLK變化的變量，將之聲明爲signal類型的。 但是對於一些並不隨着時鐘CLK變化的
2020-06-21 16:23:16
原创 Handelc硬件語言介紹
Handelc簡介： Handel-c是一種硬件語言，由於語法與C語言接近，在用handelc實現一些複雜的算法會比verilog等硬件語言方便。比如在音頻和圖片或視頻處理方面。 編譯軟件：DK Design Suite
2020-06-21 16:23:04
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原创 如何在ModelSim中仿真Quartus的bdf文件和IP核
一、Quartus2中內嵌的Simulator與ModelSim仿真的差異？Quartus2中內嵌的Simulator也可以進行仿真，它可以分爲兩種模式，Functional與Timing。但是這裏的Functional是基於門級網表的功
2020-06-10 05:57:39
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原创 鍵盤驅動
作者：趙老師，華清遠見嵌進式學院講師。 按鍵字符設備的file_operatiONs結構定義爲： STatic struct file_operations button_fops = { .owner =
2020-02-22 09:04:19
原创 人臉識別圖像庫
轉自：http://hi.baidu.com/8g8g/blog/item/c40439a835a41ab3cb130c86.html， 略有編輯，其中給出鏈接地址的數據庫均可訪問，其它的尚未驗證或找到網頁地址。 Databas
2020-02-22 09:04:19
原创 按鍵驅動程序（1）
作者：趙明，華清遠見嵌入式學院講師。 中斷編程基礎 實際上，有很多Linux的驅動都是通過中斷的方式來進行內核和硬件的交互。中斷機制提供了硬件和軟件之間異步傳遞信息的方式。硬件設備在發生某個事件時通過中斷通知軟件進行處理
2020-02-22 09:04:19
原创 (轉)Linux系統下PDF文件的編輯
Linux下PDF編輯軟件 修改用pdfedit，加註記用xournal，合併用pdktk。 當用戶在尋找適宜的PDF編輯器時，Linux PDF編輯軟件吸引了大家的眼球。它是一個自由，開源的PDF文檔處理器，而且在圖形用戶
2020-02-22 09:04:19
原创 request_threaded_irq
int request_threaded_irq(unsigned int irq, irq_handler_t handler,
2020-02-22 09:04:19
原创 linux-2.6.26內核中ARM中斷實現詳解1
作者：劉洪濤，華清遠見嵌入式學院金牌講師，ARM ATC授權培訓講師。 看了一些網絡上關於linux中斷實現的文章，感覺有一些寫的非常好，在這裏首先感謝他們的無私付出，然後也想再補充自己對一些問題的理解。先從函數註冊引出問題吧。 一
2020-02-22 09:04:19
原创 c語言中的引用
引用是一種特殊類型的變量，可以被認爲是另一個變量的別名。 例如： int i,j; int &ri=i; //建立一個int型的引用ri，並將其初始化爲變量i的一個別名 j=10; ri=j; //相當於i=j 使用引用時必須注意
2020-02-22 09:04:19
原创 轉——自己整理的:學習verilog DHL問題筆記——Quartus常見錯誤
我初學verilog語言，很多細節都沒注意，按着自己的思想就寫了，編譯的時候才發現各種問題。這些都是我在學習中遇到的問題，還是很常見的。 1.Error (10028): Can't resolve multiple const
2020-02-22 09:04:19
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原创 fork()與vfork()的區別
//fork(): #include<unistd.h> #include<stdio.h> void main(){ pid_t pid; int i=0; //pid=vfork(); pid=fork();
2020-02-22 09:04:19
原创 在handelc中直接調用verilog模塊
在handelc中可以直接調用verilog,vhdl,edif的現成模塊，在這隻說一下調用verilog模塊的方法 Handel-C codeset clock = external "D17";
2020-02-22 09:04:19
原创 轉——Verilog HDL中reg型變量賦值問題
實例代碼如下： ? 1 2 reg [63:0] reg_file; reg_file[((avs_s1_address << 3) + 7 ):(avs_s1_address << 3)
2020-02-22 09:04:19
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