原创 安裝系統和軟件過程中遇到的一些問題1

重裝windows7系統,借了同事的系統盤(光盤),進入boot配置頁面,將系統啓動源設置爲CD啓動,遇到的問題一是進入boot 配置頁面的按鍵不同的電腦是不一樣的,可能是F2也可能是F10、F1等等,最好查一下;遇到的問題二是一開始重裝

原创 編寫C語言遇到的一些問題6

1.相同的c語言程序在windows和在linux調試的時候,若結果不同,很有可能是windows中vs2013中設置的問題,因爲我的linux是64位的,所以下面debug的時候一定要設置x64,因爲這地方默認是win32 2.相同的

原创 編寫C語言遇到的一些問題5

1.在windows 下 vs2013中調試帶參數的程序時, 在屬性頁->配置屬性->調試->命令參數中添加調試需要帶的參數 2.假設我們的工程在my_yolov3文件夾下,且程序中有讀文本文件的操作,假設用debug編譯的,當運行程序時

原创 meanshift目標跟蹤算法

理論推導主要參考: https://blog.csdn.net/baidu_38172402/article/details/82226903 代碼參考: https://www.cnblogs.com/walccott/p/495693

原创 YOLOV1詳解

 

原创 gcc編譯出現的問題1

1.undefined reference to `tanhf' 這個問題是編譯的時候少數學庫,添加 -lm 即可 2. undefined reference to `std::__cxx11::basic_string 這類問題是在使

原创 socket通信

socket可用於客戶端和服務器端的通信 參考:https://blog.csdn.net/hellokitty136/article/details/81367996 ubuntu16.04上的程序: 服務器端: #include<s

原创 理解決策樹及剪枝算法

參考了兩篇文章: 基本概念和經典算法 ID3  C4.5   CART的理解參考: https://www.cnblogs.com/yonghao/p/5135386.html 剪枝算法常用的有悲觀錯誤剪枝法和代價複雜度剪枝法參考: ht

原创 verilog 跨時鐘域信號處理

1.對於控制信號 通常使用同步器,同步器又分爲兩種,一種是源時鐘頻率低於目的時鐘,第二種是源時鐘頻率高於目的時鐘。 2.對於數據信號 通常採用異步FIFO 參考:https://blog.csdn.net/DdiIcey/article/

原创 verilog 阻塞賦值與非阻塞賦值

良好的代碼風格推薦: 1.組合邏輯儘量採用阻塞邏輯 2.時序邏輯儘量採用非阻塞賦值 3.同一個always模塊中儘量不要混用組合邏輯和時序邏輯。 4.阻塞邏輯是 =  ,語句按順序執行,後一語句等待前一語句執行完之後才執行,所以稱之爲阻塞

原创 verilog 對高扇出的理解及改進

理解:當指某一信號高扇出時,是指該信號被後面多個模塊使用。具體扇出多少算是高扇出,這跟時鐘頻率有關係,時鐘頻率越高,所允許的扇出數越低。 影響:高扇出的直接影響就是net delay 比較大,影響時序收斂。 改進:高扇出常用的三種改進方法

原创 verilog 時序分析1

原创 verilog 流水線技術

流水線技術概覽: o流水線設計是經常用於提高所設計系統運行速度的一種有效的方法。爲了保障數據的快速傳輸,必須使系統運行在儘可能高的頻率上,但如果某些複雜邏輯功能的完成需要較長的延時,就會使系統難以運行在高的頻率上,在這種情況下,可使用流水

原创 zyqn PS端向PL端的片上RAM讀寫數據

參考博客:https://blog.csdn.net/rzjmpb/article/details/50365915在我的E:\vivado_program\ps_to_pl_bram1工程中爲:在SDK中的軟件程序如下所示:#inclu

原创 zynq PS控制PL端流水燈2

參見我的工程E:\vivado_program\ILA_VIO該例程是在ZC706開發板上實現的,在vivado中如下所示:led_ip是自己定製的,程序如下所示:module my_led#( parameter integer LED