原创 synplify
Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司於2008年收購了Synplicity公司）公司提供的專門針對FPGA和CPLD實現的邏輯綜合工具,Synpli
2020-06-16 02:34:45
原创 Stratix 10
Intel Stratix 10 I/O 支持以下功能： • 單端，非基準電壓和基準電壓 I/O 標準 • 低電壓差分信（LVDS）、 RSDS、 mini-LVDS、 HSTL、 HSUL、 SSTL 和 POD I/O 標準 • 串行
2020-06-13 02:37:39
原创 ALINX以太網例程調試總結
RTL級別的MAC,支持千兆和百兆（10M測下來好像有問題），實現了基本ARP/ICMP/UDP功能。不得不說這個很厲害了，對以太網的協議需要非常瞭解。 但我在將代碼移植到其它平臺時，實際測時發現了一些問題。 按照RGMII
2020-06-13 02:37:39
原创 BIT_ALIGN_MACHINE
https://www.xilinx.com/support/documentation/application_notes/xapp860.pdf https://www.xilinx.com/support/documentation
2020-06-13 02:37:39
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原创 Vivado綜合屬性：ASYNC_REG
轉載： https://cloud.tencent.com/developer/article/1530601 參考： 置在同一個SLICE內，減少線延遲對時序的影響 參考： ug974-vivado-ultrascale-librar
2020-06-13 02:37:29
原创 Idelay進行時序調節
IODELAY_GROUP # PART is virtexu xcvu440flga2892 ############################################################ # Clock
2020-06-13 02:37:29
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原创 UltraScale Architecture Clocking Resources
1、UltraScale architecture-based devices contain one CMT per I/O bank. The MMCMs serve as frequency synthesizers for a w
2020-06-13 02:37:29
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原创 SGMII調試及丟包問題
使用88E1514和FPGA連接做以太網通信，走的是LVDS接口 ip核使用:GMII轉SGMII的橋，使用了同步SGMII模式，需要提供一路125MHz的同步時鐘，並固定在1G模式。 ---------------------
2020-06-13 02:37:29
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原创 verilog開源項目
硬件應當和軟件一樣自由開源共享： 1、opencores 2、pudn 3、github https://github.com/cliffordwolf/picorv32 https://github.com/T-head-Semi/wu
2020-06-13 02:37:29
原创 vivado手工佈線
參考： 如果不是關鍵時序路徑，而且高扇出網絡直接連接到觸發器，對扇出超過25K的net插入BUFG： set_property CLOCK_BUFFER_TYPE BUFG [get_nets netName] 對於一個信號的跨時鐘域問題
2020-06-13 02:37:29
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原创 Xilinx Parameterized Macros
UltraScale ArchitectureLibraries GuideUG974 (v2020.1) June 3, 2020 https://www.cnblogs.com/mikewolf2002/p/10972555.htm
2020-06-13 02:37:29
原创 verilog時序優化
引入pipeline 流水線操作是優化時序的一種方法。 競爭冒險： 1、任何寄存器的反轉都是有時間的，純組合邏輯必然導致毛刺的產生，組合邏輯的結果中間寄存器作爲同步可優化邏輯。 參考： FPGA設計高級技巧Xilinx篇
2020-06-13 02:37:29
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