原创 Cyclone v器件關鍵參數
1、時鐘頻率 2、PLL輸入輸出頻率範圍 3、DLL性能 4、memory 性能 cyclonev 裏有兩種形式的memory：（1）MLAB生成的memory；（2）內嵌的M10K模塊 從鎖相環生成memo
2020-06-27 10:33:14
6
原创 FPGA源同步輸入時序約束（一）
內容來源於altera官網的源同步約束文章“Constraining and Analyzing Source-Synchronous Interfaces”，總共分了一，二，三 3部分來介紹源同步輸入接口的輸入延遲約束方法。
2020-06-27 09:39:55
17
原创 altera cyclone v IOE delay 設置
在用altera fpga芯片進行項目開發時，某個源同步信號輸入fpga時，或者要輸出串行同步信號。由於外部走線不等長等原因，有時會遇到各個信號到達fpga不同步的問題，或輸出信號到達外部器件不同步，這時可以通過quartus i
2020-06-27 09:39:55
26
原创 TCL學習筆記之 列表命令
tcl使用列表來處理各種集合，列表允許你把任意數量的值集合在一起，把集合作爲一個實體傳遞，列表是元素的有序集合，各個元素可以有任何的字符串。 最簡單法的列表就是包含由任意個空格、製表符、換行符分割開的任意多個元素的字符串
2020-06-27 09:39:44
11
原创 Quartusii 鏈接Altera-Modelsim進行功能仿真
下文介紹利用Altera-Modelsim來進行功能仿真的步驟 quartus ii 版本：17.0 altera-modelsim版本:ModelSim - Intel FPGA Starter Edition 10.5b
2020-06-27 09:39:44
1
原创 MIPI DSI 接口協議介紹
由於最近要用到MIPI DSI接口，所以學習了下MIPI Alliance Specification for DSI 協議文檔，將其歸納總結下 MIPI官網鏈接：https://mipi.org/specifications/
2020-06-27 09:39:44
779
原创 Intel Stratix10收發器時鐘網絡介紹
現在intel的中高端FPGA（A10,S10等）的高速收發都是採用的模塊化的形式來組成的，這樣更加的靈活。下圖就是一個高速收發器的設計框圖（包含了PHY, reset,PLL,MAC4個模塊）。本文主要介紹下其中的PLL模塊。
2020-06-27 09:39:44
原创 FPGA時序約束之時鐘約束(altera)
在quartus ii中，爲了確保得到準確的靜態時序分析結果，我們必須要對設計裏所有的時鐘進行約束。 quartus ii裏的靜態時序分析工具支持以下幾種類型的時鐘約束： (1) Base clocks 基礎時鐘; (2)
2020-02-25 04:42:38
16
原创 FPGA時序約束中常用公式推導
在fpga工程中加入時序約束的目的： 1、給quartusii 提出時序要求； 2、quartusii 在佈局佈線時會盡量優先去滿足給出的時序要求； 3、STA靜態時序分析工具根據你提出的約束去判斷時序是否滿足的標準。 舉
2020-02-25 04:42:38
6
原创 fpga源同步輸入時序約束（二）
下文主要介紹了源同步輸入接口的輸入最大最小延遲約束方法 輸入約束指令格式是： set_input_delay -clock -max (min) [get_ports “”] -add_delay 即給
2020-02-25 04:42:38
原创 Intel Altera PCIE IP介紹
本文主要是介紹下關於altera器件上的PCIE IP。 目前最高端的agilex系列fpga已經能支持到PCIE5.0 即32Gbpsx16.在quartusii裏可以通過兩種方式來生成PCIE ，一種是利用Hard IP Fo
2020-02-25 04:42:38
1
原创 FPGA時序約束的一些基本概念
1、在約束時，有4個常見的概念： Cell:指在fpga內部的功能模塊，比如 寄存器，存儲器塊等； Pin:指的是每個模塊的輸入輸出引腳； Net：指連接各個Pin之間的網絡； Port:實際指的就是fpga的物理輸入輸出
2020-02-25 04:42:38
16
原创 FPGA源同步輸出時序約束（二）
FPGA源同步輸出約束（一）主要是介紹了輸出時鐘的幾種產生方式以及對應的約束指令，本節主要介紹源同步輸出延遲的幾種約束方法：(1)system-centric 以系統爲中心進行約束 (2)FPGA-centric 以fpga爲
2020-02-25 04:42:38
9
原创 FPGA源同步輸入時序約束（三）
本節主要介紹FPGA源同步輸入約束——時序例外約束 時序例外約束其實就是告訴fpga的靜態時序分析工具 ，哪些路徑需要進行時序分析，哪些不用進行時序分析。如果不加入時序例外約束，fpga就會把一些不相關時鐘域的信號進行時序分析，
2020-02-25 04:42:38
8
原创 FPGA源同步輸出時序約束（一）
下文主要介紹源同步輸出時，輸出時鐘的幾種產生方式以及相應的時鐘約束指令 源同步輸出的信號有時鐘和數據信號，輸出時鐘是由fpga產生的，對於輸出時鐘有多種產生方式，例如： 1、通過fpga的鎖相環產生輸出時鐘； 2、通過fpg
2020-02-25 04:42:38
10