下文主要介紹了源同步輸入接口的輸入最大最小延遲約束方法
輸入約束指令格式是：
set_input_delay -clock -max (min) [get_ports “”] -add_delay
即給出 輸入時鐘跟輸入數據間的時間關係。
對於源同步輸入約束，有”System-centric” 和”FPGA-centric”兩種方法。
1、”System-centric”：即以整個系統爲中心進行輸入約束，它以外部器件，fpga，它們間的走線構成一個整體，當以系統爲中心進行約束時，需要考慮外部器件與fpga間 數據和時鐘的走線延時，時鐘到輸出延時，以及外部器件的建立保持時間，Tco等參數，模型如下圖所示：
對於”System-centric”有兩種方式去獲得輸入最大最小延遲值：
–用外部器件的tco進行輸入延遲約束；
–用外部器件的tsu，th進行輸入延遲約束。
你可以根據你能查到的參數tco或者建立保持時間去計算輸入延遲值。
1、1用外部器件的tco進行輸入延遲約束
(1)如果外部器件的tco是跟輸出時鐘相關，如下圖所示。那麼就可以直接利用tco和tco min來計算輸入延遲的最大最小值。
(2)如果外部器件的tco是跟輸入時鐘相關，如下圖所示。那就需要通過計算來得到tco和tco min的值進而去計算輸入的最大最小延遲值。
tco=tcoDATA-tcominCLOCK
tcomin=tcominDATA-tcoCLOCK.
當知道了tco和tcomin後就可以來計算輸入的最大最小延遲值了，公式如下所示。
最大輸入延遲 ：即數據從外部器件到fpga的最大路徑延遲+外部器件的tco-最小的時鐘路徑延遲
最小輸入延遲：即數據從外部器件到fpga的最小路徑延遲+外部器件的tco-最大的時鐘路徑延遲
最後寫成sdc約束指令：
注意：下面約束的參考時鐘都是虛擬時鐘。
SDR：即單沿發送數據，一個時鐘週期內的上升沿或者下降沿發送數據。下面Example 40 42是指上升沿發送數據，下降沿的話需在get ports前加上 -clock fall表示下降沿
DDR:即時鐘上下沿都發送數據
1、2用外部器件的tsu，th進行輸入延遲約束
如果知道外部器件的數據發送建立，保持時間則可以用建立保持時間去設置輸入延遲
(1)輸入最大延遲值計算：即數據信號最慢到達fpga,而時鐘信號最快到達fpga。用數據路徑延遲的最大值+UI-外部器件的建立時間-時鐘的最小路徑延遲
(2)輸入最小延遲值計算：
同樣最後用sdc約束指令描述輸入最大最小延遲如下：
SDR：
DDR：
2、”FPGA-centric”：即以fpga爲中心建立輸入輸出延遲約束。只需要知道FPGA的一些參數就能對輸入時序進行約束，比如fpga的建立保持時間，或時鐘數據偏斜。而不需要知道除FPGA外的任何參數可以用（1）建立保持時間；（2）最大數據偏斜 兩種方式來得到輸入最大最小延遲值。
(1)建立保持時間：當你的fpga源同步輸入接口有建立保持時間要求，你可以根據建立保持時間要求計算出相應的最大最小輸入延遲。
用輸入fpga時鐘作爲參考進行輸入延遲約束，當是SDR時，unit interval=時鐘週期，當是DDR時，unit interval=時鐘週期/2，下圖是一個DDR輸入時鐘和數據關係：
寫成SDC約束指令如下：
當輸入時鐘與數據是中心對齊時，可以用虛擬時鐘作爲參考時鐘進行約束，時鐘與數據關係如下圖所示：
從圖中可以看出：
輸入時鐘與輸入數據是中心對齊方式；
輸入時鐘跟輸入數據有一個90°的相位關係；
虛擬時鐘沒有相位偏斜。
由於虛擬時鐘跟輸入時鐘有90°的相位差，所以用虛擬時鐘作爲約束的參考時鐘時，其最大最小延遲值應加 上移相時間（如90°則值爲時鐘週期÷4）。
(2) 最大數據偏斜
用虛擬時鐘作爲輸入延遲約束的參考時鐘，使得“FPGA-centric”約束非常容易。因爲輸入最大最小延遲即等於數據相對於時鐘的正負偏斜值
input Max Delay= UI（單元間隔）-Setup=正偏斜
input Min Delay= Hold=負 偏斜
SDC約束指令如下：
即使虛擬時鐘或者輸入fpga時鐘有相位偏斜，輸入最大最小延遲也還是等於正負skew，不會改變。
綜上，給出了幾種對源同步輸入約束的方法，使用時根據你能獲取到的參數來決定採用哪種方式。