原创 數字IC設計工程師筆試面試經典100題
數字IC設計工程師筆試面試經典100題 https://blog.csdn.net/qq_41394155/article/details/89349935 ASIC–模擬版圖工程師 https://blog.csdn.net/
2019-05-08 14:15:19
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原创 AXI協議中的模棱兩可的含義的解釋
Cachable和bufferable 一個Master發出一個讀寫的request，中間要經過很多Buffer，最後才能送到memory。這些Buffer的添加是爲了outstanding，timing，performan
2019-05-08 14:15:19
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原创 AXI總線簡介、ID分析、DMA、Vivado燒錄、系統集成
AXI總線簡介、ID分析、DMA、Vivado燒錄、系統集成 AXI總線簡介 https://blog.csdn.net/lkiller_hust/article/details/51344819 AXI學習筆記-1 https
2019-05-07 14:13:51
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原创 一種全新的指令集架構RISC-V
一種全新的指令集架構RISC-V https://blog.csdn.net/p340589344/article/details/82290920 通用寄存器模型 RISC-V具有32個整數寄存器x0x31，其中31個通用寄存
2019-05-07 14:13:51
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原创 控制檯重定向stdout & stderr
通常,一個控制檯(命令提示符)應用程序或命令的輸出將發送到兩個單獨的流.常規的輸出發送到標準出 (stdout) 並將錯誤消息發送到標準錯誤(stderr).當你重定向控制檯輸出使用">“符號,只重定向標準輸出.要重定向st
2019-05-01 13:44:51
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原创 Latch與flip-flop的區別
A latch is a binary storage device,composed of two or more gates,with feedback. A flip flop is a clocked binary stor
2019-04-29 13:48:18
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原创 verilog常用系統函數以及例子
1.打開文件 integer file_id; file_id = fopen(“file_path/file_name”); 2.寫入文件： fmonitor,fmonitor,fmonitor,fwrite,fdisplay,fd
2019-04-29 13:48:18
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原创 邊沿檢測電路小結
邊沿檢測電路小結 所謂邊沿檢測（又叫沿提取），就是檢測輸入信號的上升沿和下降沿。在設計數字系統時，邊沿檢測是一種很重要的思想，實際編程時用的最多的時序電路應該就是邊沿檢測電路和分頻電路了。 那麼，邊沿檢測電路該如何實現
2019-04-12 13:13:10
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原创 CentOS6 yum命令報錯 Error: File /var/cache/yum/i386/6/epel/metalink.xml does not exist
最近在虛擬機上執行yum命令一直報錯： Could not parse metalink https://mirrors.fedoraproject.org/metalink?repo=epel-7&arch=i386 error
2019-04-07 13:21:10
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原创 【線性代數的幾何意義】向量的基本幾何意義
【線性代數的幾何意義】向量的基本幾何意義 隨筆分類 - 數學Mathematics https://www.cnblogs.com/AndyJee/category/543588.html 二、向量的基本幾何意義 https://ww
2019-04-03 13:13:42
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原创 VCS+Verdi 安裝及破解過程（CentOS7)-----FPGA開發
標題VCS+Verdi 安裝及破解過程（CentOS7)-----FPGA開發 轉：https://blog.csdn.net/qq_40829605/article/details/85345795
2019-04-03 13:13:20
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原创 Setup 和Hold （建立時間和保持時間）解析
本文是第一篇，有空會繼續更新。（轉載請註明出處！！！） STA分析是基於同步電路設計模型的，在數據輸入端，假設外部也是同時鐘的寄存器的輸出並且經過若干組合邏輯進入本級，而輸出也被認爲是驅動後一級的同時鐘的寄存器。在不設置約束的情況下，
2019-03-29 13:13:30
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原创 關於摩爾型狀態機與米利型狀態機的區別
關於摩爾型狀態機與米利型狀態機的區別 定義： 按照輸出變量依從關係的不同，時序邏輯電路又可分爲米利型和摩爾型。輸出與輸入變量直接相關的時序邏輯電路稱爲米里型電路，輸出與輸入變量無直接關係的時序邏輯電路稱爲摩爾型電路。 摩爾
2019-03-27 13:13:01
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原创 clock gating 和 power gating的區別
clock gating 時鐘門控；門控時鐘；時脈閘控 power gating 電源門控；功率門控；功率門限 門控時鐘（英語：Clockgating），“門控”是指一個時鐘信號與另外一個非時鐘信號作邏
2019-03-27 13:13:01
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原创 IC設計中的功耗分析的流程
首先聲明本文所講的範圍，在這篇文章中，是採用synopsys的設計流程，對數字電路進行功耗分析，生成功耗分析報告的流程。分析的對象是邏輯綜合之後佈局佈線之前的功耗分析，以及佈局佈線之後的功耗分析。 Synopsys做功
2019-02-19 06:54:39
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