原创 58--FPGA vivado 兩路信號相位差估算
DDS1:20.915MHz，相位偏移爲0 DDS2：20.915MHz，相位偏移爲pi（可調） DDS3：20MHz 實驗任務：求DDS2和DDS1兩路信號的相位差 低通濾波器： coe文件： ; XILINX CORE Gen
2020-06-16 14:40:49
原创 34--跑表
module paobiao( input clk, input clr, input pause, output reg [3:0]msh,msl,sh,sl,mh,ml ); reg cn1,cn2;//cn1爲百分秒向秒的
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原创 55--fpga FIR ip核 高通濾波 初學者適用
設計任務： 實現高通濾波器，參數如下： 通過頻率：200KHz； 截止頻率：180KHz； 通帶紋波：<1dB； 阻帶衰減：>40dB。 本次實驗需要用上篇文章用matlab生成vivado fir ip核需要用的ceo文件 m
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原创 FPGA學習筆記25--乘累加器
module MAC(out,opa,opb,clk,clr); output[15:0] out; input[7:0] opa,opb; input clk,clr; wire[15:0] sum; reg[15:0
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原创 FPGA學習筆記26--非流水和流水的8位加法器
module adder8( output reg cout, output reg[7:0]sum, input [7:0]ina, input [7:0]inb, input cin, input clk); reg[7
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原创 29--頂層描述累加器
module acc(accout,cout,accin,cin,clk,clear); output[7:0] accout; output cout; input[7:0] accin; input cin,c
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原创 33-引入了D 觸發器的長幀同步時鐘的產生
module longframe2(clk,strb); parameter delay=8; input clk; output strb; reg[7:0] counter; reg temp
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原创 32--長幀同步時鐘的產生
module longframe1( input clk, output reg strb); reg[7:0] counter; initial counter=8'b0; always@(posedge clk)
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原创 31--阻塞與非阻塞賦值移位寄存器的幾種仿真
`timescale 1ns/1ns module tb_block(); wire Q0,Q1,Q2,Q3; reg clk,din; block1 u1(.clk(clk),.din(din),.Q0(Q0)
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原创 56--vivado帶通濾波器的設計
實現數字帶通濾波器。參數如下： 通過頻率1：100KHz； 通過頻率2：300KHz； 阻帶頻率1：50KHz； 阻帶頻率2：350KHz； 通帶波動：<1dB； 阻帶衰減：>40dB。 量位寬選擇16
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原创 57--vivado 帶阻濾波器
目標： 實現帶阻濾波器。參數如下： 阻帶頻率1：100KHz； 阻帶頻率2：300KHz； 通過頻率1：50KHz； 通過頻率2：350KHz； 通帶波動：<1dB； 阻帶衰減：>40dB。 ip核coe
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原创 51--可調頻率和佔空比的PWM波
可通過period_div和duty這兩個輸入信號控制PWM波佔空比 module PWM( input clk, input rst_n, input [6:0]duty, input [12
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原创 53--FPGA Verilog DDS簡易信號發生器
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company:
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原创 37--8位級聯加法器,並行加法器
1.級聯 module add_jl(sum,cout,a,b,cin); output[7:0] sum; output cout; input[7:0] a,b; input cin; full_add1
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原创 54--MATLAB FIR 濾波器設計
FIR介紹： FIR(Finite Impulse Response)濾波器：有限長單位衝激響應濾波器，又稱爲非遞歸型濾波器，是數字信號處理系統中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴格的線性相頻特性，同時其單位抽樣響
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