原创 Low Power LSI Design (review) 1
1. Why low power? LSI金屬線中的高電流密度會導致導線損壞，短路 熱電子遷移現像會導致電子進入Gate 的SIO2區域，造成Transister的性質發生變化 電池能力，發熱問題，可靠性問題以及環境因素 2. 流程中的低
2020-06-19 11:52:37
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原创 Verilog 100MHZ時鐘 2分頻 3分頻
`timescale 1ns/1ns module clock; reg clk; // initial clock reg clk_2;// 2 clk reg [1:0] count; reg clk_3;// posedg
2020-06-19 11:52:37
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原创 Low Power LSI Design (review) 2
RC電路，放電電流 I(t)=-C*dV(t)/dt, I(t)=V(t)/R V(t)=Vdd*exp(-t/RC), when t=0, V(0)=VDD 充放電時間會導致延遲的發生 對於V(t)=0.1VDD，下降時間tf=C
2020-06-19 10:36:52
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原创 Low Power LSI Design (review) 4
降低Leakage Current 降低功耗 1. Multiple Threshold-voltage CMOS （MTCMOS） 多閾值電壓CMOS 由於Vth低，Tr的翻轉速度變快，fast on fast off 但是Vth低會導
2020-06-19 10:36:52
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原创 Low Power LSI Design (review) 3
所以降低降低01的反轉活動，在數據傳輸較爲頻繁的線上 通過改進總線上數據的編碼方式 數據總線：隨機變化 地址總線：按順序變化 數據總線的低功耗方法： 1. 數據編碼 解決方案一：不用補碼，用帶一位信號位 當兩個數據之間的漢明距大於data
2020-03-06 22:47:29
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