數字下變頻的硬件設計主要採用專用 DSP芯片或 FPGA 實現。與基於軟件處理的 DSP 芯片相比,FPGA的集成度高、邏輯實現能力強、設計靈活性更好。數字下變頻採用 FPGA實現逐漸成爲一種趨勢。
但是, 由於 VHDL、Verilog語言的嚴謹性和 FPGA內部結構的複雜性, 利用 FPGA來實現一個高效的數字下變頻, 會佔去較多的時間。 System Generator是Xilinx公司和 Mathw or ks合作開發的一款 FPGA輔助設計工具, 它降低了 FPGA設計門檻, 使用者只需在S i mulink中完成模型的搭建, 啓動 System Generator ,就能自動生成 VHDL或 V eri log源程序及其他一些工程文件, 並將系統模型映射到目標器件 FPGA上進行硬件實現。本文采用 System Generator設計了數字下變頻, 避開傳統設計過程中採用 HDL編程的複雜環節, 縮短了設計所需時間。
1、數字下變頻的原理
一箇中頻帶通信號可表示爲：
其中, Xi( t) = a(t)cosψ( t), XQ ( t ) = a ( t) sinψ(t)分別成爲 x (t)的同相分量和正交分量；w0 爲載頻a (t), ψ(t)分別爲包絡和相位, 且有如下關係：
在雷達應用中, 輸出信號可以表示爲：
S~( t)稱爲信號的復包絡。實信號 x ( t)的正負頻譜是共軛對稱的, 而其復包絡 S~( t)就包含了 x ( t)中的所有信息 。
對復包絡進行採樣的傳統方法是正交雙通道採樣, 如圖 1所示。
但是由於模擬電路存在漂移和不一致性, 使得到的兩路信號並不是完全正交的, 而是存在一定的幅度和相位誤差。直接中頻採樣與數字正交相干檢波技術則可以較好地克服上述模擬方法存在的問題。中頻直接採樣實現正交相干檢波的一般原理如圖 2所示。
圖 2數字中頻正交採樣
應用低通濾波法進行數字下變頻的研究。低通濾波法是一種完全仿照傳統模擬正交採樣的實現方法, 只是將移頻放在 A /D變換之後, 其原理框圖如圖 3所示。
低通濾波法實現數字下變頻中取 f 0 = 30MH z , 調頻帶寬 B = 5 MH z , 脈寬 T = 30us , 採樣頻率 fs =24MH z , 下面給出了一個脈衝重複週期的數字下變頻及 2倍抽取後的仿真結果, 如圖 4所示。
2、採用 System Generator實現數字下變頻
2.1 數字下變頻的設計
數字下變頻低通濾波法原理圖如圖 5所示, 對一線性調頻信號作正交解調, 信號參數爲: 採樣頻率 f s =24MHz , 中頻 f 0 = 30MHz , 帶寬 B = 5MHz , 時寬 T =30 us , 抽取倍數D = 2。採用的濾波器爲 127階 FI R低通濾波器, 採用 Syste m Generator設計 DDC如圖 5所示。
數字下變頻( DDC)設計 FI R低通濾波器 fir_I及fir_ Q設計結構, 如圖 6所示。
於乘累加的 FIR濾波器的模型化設計工作原理如下: 整個濾波器的各個子模塊均 128倍於輸入樣本的速率。模計數器 Counter的輸出作爲 ASR和係數存儲器模塊 C oe f f icient Rom的地址輸入, 分別取出樣本x ( n- i)及濾波係數 ai進行乘法運算。在設計中, 爲了提高運行的速度, 對樣本及係數均插入了寄存器以達到流水線運行的目的。累加器模塊 A ccumulato r實現對乘積項的累加, 當 Counter的輸出變爲 0時, 關係模塊 Relat i ona l的輸出爲 1 , 使 MAC的輸出 q保持爲當前的累加結果, 同時 Capture Reg ister模塊對輸出q進行鎖存。Down Sample模塊 128分頻採樣 C aptureReg ister的輸出以匹配輸入樣本的速率。Mult和A ccumulato r 模塊中的數據位數定義必須依照以下格式來設定：
2.2仿真分析
實現的數字下變頻 System Generator 設計在Simulink /Matlab中進行了仿真, 輸出波形如圖 7所示。圖 7( a), 圖 7( b)中 fi r_I及 f i r_Q分別是抽取前後 DDC的 I、Q兩路波形, 與圖 4( a) , 圖 4( b)的理論仿真進行對比, 發現波形一致
數字下變頻 Syste m Generator設計通過了 S i mulink /Matlab仿真, 其結果也正確, 接下來就要生成HDL代碼。在生成 HDL代碼時, 同時會自動生成Testbenc h測試代碼。這樣便於浮點與定點的仿真,可以確保是在相同輸入情況下進行對比, 而無需爲仿真和實現建立不同的模型。在傳統 RTL設計中, 驗證代碼的正確性是需要耗費很多時間和精力的, 因此這一功能不僅節省了人力同時也縮短了開發週期。下面給出具體在 X ili nx的集成開發環境 I SE 101下進行仿真綜合結果, 其中輸入爲 Si mu li nk中模擬的雷達回波信號, 在生成 HDL代碼時它自動產生測試代碼時序仿真輸出波形, 如圖 8所示。表 1爲 DDC 佈局佈線後佔用資源情況和靜態時序仿真報告。
圖 8 DDC在 ISE中的時序仿真波形
表 1 DDC佈局佈線後佔用資源情況和靜態時序報告
文中所選爲 V i rtex5 系列的 xc5vsx95t封裝爲ff1136 , 速度爲- 1 , 所對應的每個 Slice中包括有 4個觸發器和 4個 6輸入的 L UT , V i rtex5中有分佈式RAM和 B lock RAM 兩種, 而所選的這一芯片分別爲1 520 kb和 8 784 kb。
3、結束語
此方法在設計仿真時圖形化操作、簡單易用, 對FPGA不熟悉的設計者仍可利用 Mat l ab軟件和 X ili nx提供的工具, 進行基於 FPGA的數字信號處理系統開發。實現的算法能夠確保與仿真結果相符, 而且無需爲仿真和實現建立不同的模型, 在生成 HDL代碼時會自動產生測試代碼。若用傳統的 FPGA 開發流程RTL設計數字下變頻則需要編寫大量代碼, 然後將代碼轉換成具體的硬件來實現, 工作量大。因此, 這種方法不僅節省了開發時間, 同時由於 System Generator中的模塊均是 X ili nx公司用經過優化的 I P核集成的,在一定程度上也節省了資源