一、Verilog HDL和VHDL
二、Verilog HDL在數字集成電路設計中的優點
如例1中可以方便的改變輸入輸出的位寬。
功能模塊的可重用性：
由於模塊的可重用性對於硬件電路開發效率的提高至關重要。因此業界提出了數字集成電路的軟核、硬核和固核的概念。
(1)“軟核”（Soft Core）一般是指經過功能驗證、5000門以上的可綜合Verilog HDL或VHDL 模型；
(2) “固核”（Firm Core）通常是指在ASIC和FPGA器件上，經過綜合驗證、大於5000門以上的電路網表文件；
(3) “硬核”（Hard Core）通常是指在ASIC器件上，經過驗證正確的、大於5000門以上的電路結構版圖掩模。
三、Verilog HDL數字集成電路設計流程中作用
