（1）邏輯Bank數量增加
DDR2 SDRAM中有4Bank和8Bank的設計，而DDR3起始的邏輯Bank是8個，另外還爲未來的16個邏輯Bank做好了準備。
（2）封裝（Packages）
DDR2有60/68/84球FBGA封裝三種規格。
DDR3由於新增了一些功能，所以引腳有所增加，8bit芯片採用78球FBGA封裝，16bit芯片採用96球FBGA封裝，並且DDR3必須是綠色封裝。
二、信號時序相關
（1）突發長度（Burst Length，BL）
由於DDR3的預取爲8bit，所以突發傳輸週期（Burst Length，BL）也固定爲8，
而對於DDR2和早期的DDR架構系統，BL=4也是常用的，DDR3爲此增加了一個4bit Burst Chop（突發突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發傳輸，屆時可通過A12地址線來控制這一突發模式。
任何突發中斷操作都將在DDR3內存中予以禁止，且不予支持，取而代之的是更靈活的突發傳輸控制（如4bit順序突發）。
（2）尋址時序（Timing）
像DDR2從DDR轉變而來後延遲週期數增加一樣，DDR3的CL週期也將比DDR2有所提高。DDR2的CL範圍一般在2～5之間，而DDR3則在5～11之間，
且附加延遲（AL）的設計也有所變化。DDR2時AL的範圍是0～4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。
DDR3還新增加了一個時序參數——寫入延遲（CWD）。
三、信號完整性方面
(1).新增ZQ校準功能
ZQ是一個新增的引腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準引擎（On-Die Calibration Engine，ODCE）來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令後，將用相應的時鐘週期（在加電與初始化之後用512個時鐘週期，在退出自刷新操作後用256個時鐘週期、在其他情況下用64個時鐘週期）對導通電阻和ODT電阻進行重新校準。
(2)參考電壓分成兩個
在DDR3系統中，電壓信號VREF將分爲兩個信號，即爲命令與地址信號服務的VREFCA和爲數據總線服務的VREFDQ，這將有效地提高系統數據總線的信噪等級。
但是對於一些設計來說，很多都將這兩個引腳連接到CPU的DDR3控制器的同一個參考電壓端（外圍有一些電容做濾波）。
(3)點對點連接（Point-to-Point，P2P）
這是爲了提高系統性能而進行的重要改動。在DDR3系統中，一個內存控制器只與一個內存通道打交道，而且這個內存通道只能有一個插槽，因此，內存控制器與DDR3內存模組之間是點對點（P2P）的關係（單物理Bank的模組），或者是點對雙點（Point-to-two-Point，P22P）的關係（雙物理Bank的模組），從而大大地減輕了地址/命令/控制與數據總線的負載。
四、節能降耗相關
（1）新增的重置（Reset）功能
Reset是DDR3新增的一項重要功能，爲此增加了一個引腳。
這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3內存將關閉內在的大部分功能，所有數據接收與發送器都將關閉，所有內部的程序裝置將復位，DLL（延遲鎖相環路）與時鐘電路將停止工作，而且不理睬數據總線上的任何動靜。這將使DDR3達到最節能的目的。
（2）新增了RASR（Partial Array Self-Refresh）局部Bank刷新的功能，
針對整個內存Bank做更有效的資料讀寫以達到省電功效。
(3)新增了SRT（Self-Reflash Temperature）可編程化溫度控制內存時脈功能
SRT的加入讓內存顆粒在溫度、時脈和電源管理上進行優化，可以說在內存加了了電源管理的功能，同時讓內存顆粒的穩定度也大爲提升，確保內存顆粒不致於工作時脈過高導致燒燬的狀況，
(4)降低工作電壓
DDR3使用了SSTL 15的I/O接口，運作I/O電壓是1.5V，而DDR2的核心工作電壓爲1.8V。相關數據預測DDR3將比現時DDR2節省30%的功耗，
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參考資料：
WIKI百科：DDR3 SDRAM
百度百科：DDR3
JEDEC DDR3的標準
三星、海力士都有關於DDR3的時序說明文檔，都大同小異：
海力士技術文檔：