4天3夜的國電之旅結束了，爲這比賽準備了差不多一個暑假，從以前熟手的LM3S過渡到控制爲主的STM32，從以往的題目提取練習的內容。更在這過程中學習了FPGA，這次比賽做的E題 數字信號傳輸質量分析儀中，剛好能夠用上，時也運也。整個作品到封箱上交爲止，基本功能，拓展功能都能夠較穩定的實現，整體效果還算滿意，若在下週的現場測評中不出什麼意外就功德無量了。
整套作品大致分成三部分，信號發生器、模擬信道、數字信號分析部分。在我們的首選方案中，用兩塊FPGA 分別實現前端的信號發生器和後端的數字分析部分。中間模擬信道部分需要濾波器、加法器、比較器（或觸發器）等，我負責前後FPGA，中間那些我就沒有管啦，也沒時間、沒能力去管，呵呵。
信號發生器還是很容易就能實現的，要求輸出步進10K，範圍10K~100K的 8階m序列，並能用曼徹斯特編碼。再來就是一個 10M 的 12階m序列，其實就是作爲一個噪聲出現在系統當中。以上這些開賽後就迅速KO掉了。重頭戲落在後端的數字信號分析部分，其最核心的要求就是，根據通過模擬信道的輸入信號，來提取位同步。方案我選用數字鎖相環DPLL，其實現原理在這裏就不細說了，這幾天想得實在太多了。這功能在拓展部分的分數比例達到70%左右，可謂相當重要，基本上我這幾天就耗在這塊上面了。最終作品除了完成題目要求之外，我們的數字信號分析還能做到頻率自適應，而無需手動調節鎖定頻率。在前端利用74系列的芯片實現移位寄存器生成 m序列作爲備用方案，實現出來的效果與FPGA 無異。
說一下我們比賽的分工吧，一人負責硬件，我負責FPGA ，隊長則兩者兼顧，幫硬件做軟件模擬，和我討論鎖相鎖頻的實現難點，還有寫那挺重要的設計報告（不過今年的設計報告分值降低了，從以往的50分直線下降到20分，這也合理）。再說作息，在我們學校那麼多隊裏面，我們的休息時間算是比較長的了。平均休息5小時/人/天，兩個隊友喜歡晚上3點多睡覺，8點多起來，接着一直幹到第二天。而我就比較喜歡工作5、6小時，休息1小時左右這樣的循環，彈性更大。跟其他組交流過，很多人4天總共才睡了10個小時左右，賽後他們也認爲休息時間太少，直接導致後期的工作效率降低，我覺得這是得不償失的呀。但是對於吃，我們毫無準備，總之這幾天我外賣吃到麻木了，休息跟吃飯是比賽期間的大問題呀，賽前應該好好規劃一下的。
在這次比賽之前，我的QQ 簽名是“一將功成萬骨枯”，我並不是想表達我有多大的野心，只是把這次的比賽看做是一場零和的遊戲，有人歡喜有人愁，雖然都在追求好的結果，但是也不必爲此作繭自縛。畢竟，經歷過比賽的同學，在準備的過程中學到的知識、掌握的工具比獎狀來得更寶貴吧。在比賽之後，QQ簽名改成“回到原點”，對的，爲了這次比賽，放棄了暑假的實習機會，也暫停了嵌入式Linux 的學習腳步，更把暑假輔修經濟學的課程基本逃掉，只在考試前匆匆複習，奢望能順利通過。對了，說到這個，要感謝兩位隊友對我的寬容，那可惡的輔修考試竟然在賽前一週左右開始，在賽前2天才結束。對此，我花了5天時間應付這些，並沒有在最關鍵的時刻在實驗室裏準備着比賽。考試完馬上回到實驗室，尋找感覺，迅速把自己切換成工科男，現在回想起來，還真有點對不起隊友吖。
接下來該做什麼還是要做的，我還是要堅持我的Linux 方向，經過比賽也發現自己的數電、模電理論知識太薄弱了，平時要多加註意理論的積累。理論指導實踐，我現在對這句話有了更深的體會，沒有理論的支撐，一切的嘗試都像是“盲頭烏蠅”，毫無方向。回到原點吧，保持着空杯的狀態，時刻接受新知識、新事物！